一种叠装的集成电路

摘要

本发明一种叠装的集成电路，下外壳（1）基板（E）上设有一组穿过下外壳向外延伸的下引线柱（5），下引线柱（5）在基板（E）上面的连接部分（3）上套接可插装的连接套（12）；上外壳（6）的基板（E）上设有一组向内延伸的上引线柱（7），引线柱（7）插装入连接套（12）内，上外壳（6）与下外壳（1）紧密封接配合形成叠装的集成电路。本发明的优点在于：可将常规混合集成电路组装密度在现有基础上提高100%；进行叠装的电路可各自独立组装、测试，且装联方式简洁，可方便进行装联-分离-再装联操作，便于对部分电路和整体电路进行测试分析。同时，本发明直接采用现行成熟可靠的混合集成工艺，即可实现高密度叠层组装。此外，本发明采用的叠装方法还可实现高可靠气密性封装。

主权项

一种叠装的集成电路，包括:（1）.下外壳（1），下外壳上沿设有下企口（2），下外壳内设有第一基板，第一基板上设有一组穿过下外壳向外延伸的下引线柱（5），下引线柱（5）在第一基板上面设有伸出的连接部分（3）；（2）.上外壳（6），上外壳上沿设有上企口（11），上外壳内设有第二基板，第二基板上设有一组向内延伸的上引线柱（7），上引线柱（7）另一端穿过上外壳底部；（3）.设置一组连接套（12），每个下引线柱（5）的连接部分（3）与相应的连接套（12）一侧连接，每个与下引线柱（5）对应的上引线柱（7）连接于该连接套（12）的另一侧，上外壳（6）的上企口（11）与下外壳（1）的下企口（2）紧密配合。