发明名称 |
半导体装置的制造方法 |
摘要 |
本发明提供一种半导体装置的制造方法。在以往的半导体装置的制造方法中,存在难以进一步效率化的课题。本发明的半导体装置的制造方法具有:在设置于第一基板(41)上的第一半导体层(51)的显示面侧,形成俯视下与第一半导体层(51)的一部分重叠的第一导电图案(107)的工序;第一注入工序,以第一导电图案为掩模向第一半导体层(51)注入杂质;缩小工序,在所述第一注入工序之后除去第一导电图案(107)的一部分,缩小作为第一导电图案(107)与第一半导体层(51)俯视下重叠的区域的第一重叠区域(113a);和第二注入工序,在所述缩小工序后,以栅电极部(57)为掩模向第一半导体层(51)注入所述杂质。 |
申请公布号 |
CN101599458A |
申请公布日期 |
2009.12.09 |
申请号 |
CN200910145588.9 |
申请日期 |
2009.06.03 |
申请人 |
精工爱普生株式会社 |
发明人 |
世良博 |
分类号 |
H01L21/82(2006.01)I;H01L21/768(2006.01)I;H01L21/265(2006.01)I |
主分类号 |
H01L21/82(2006.01)I |
代理机构 |
北京集佳知识产权代理有限公司 |
代理人 |
雒运朴;李 伟 |
主权项 |
1.一种半导体装置的制造方法,其特征在于,具有:在设置于基板上的半导体层的与所述基板侧相反一侧,形成俯视下与所述半导体层的一部分重叠的导电图案的工序;以所述导电图案为掩模,向所述半导体层注入杂质的第一注入工序;在所述第一注入工序之后,除去所述导电图案的一部分,缩小作为所述导电图案与所述半导体层俯视下重叠的区域的重叠区域的缩小工序;和在所述缩小工序之后,以所述导电图案为掩模,向所述半导体层注入所述杂质的第二注入工序。 |
地址 |
日本东京都 |