发明名称 |
基于四阶段并行处理的VDSL2维特比代码解码器 |
摘要 |
本发明公开了新的把维特比解码器的解码过程分为4个并行阶段的方法。在系统时钟的切当选择,发明平衡了解码速度和硬件消耗,所以我们设计出来的维特比解码器可以满足VDSL2系统最快速度的参数集,30MHz的解码速度的要求。在同时,4阶段的并行处理正好满足了速度的需求,新维特比解码器的硬件消耗,相比于单阶段解码,已经减少了很多。 |
申请公布号 |
CN101390293B |
申请公布日期 |
2011.06.08 |
申请号 |
CN200680053330.0 |
申请日期 |
2006.12.21 |
申请人 |
创达特(苏州)科技有限责任公司 |
发明人 |
谭耀龙 |
分类号 |
H03M13/41(2006.01)I |
主分类号 |
H03M13/41(2006.01)I |
代理机构 |
北京金阙华进专利事务所(普通合伙) 11224 |
代理人 |
陈建春 |
主权项 |
VDSL2维特比解码器,包含:分支度量计算和更新模块,用于计算每个分支耗费、用先前的节点耗费增加分支耗费,并寻找所有可能分支的最小耗费的其他路径;信息序列更新模块,用于存储所有的路径;判决和信息取回模块,用于寻找所有可能路径中耗费最小的那条;其中分支度量计算和更新模块的度量计算与更新过程被分成4个并行阶段,这4个并行阶段相应于VDSL2网格编码图的4个子组:(0,1,2,3),(4,5,6,7),(8,9,A,B)和(C,D,E,F);其中系统时钟的选择是基于整个VDSL2系统的解码速度需求。 |
地址 |
215000 中国江苏省苏州市苏州工业园金鸡湖路88号苏信大厦A座701A |