| 主权项 |
一种半导体记忆体装置，其包含：半导体基板，其内形成有复数被掺杂之接合；穿隧绝缘层，形成在该半导体基板上方；电荷储存层，形成在该穿隧绝缘层上方；阻隔层，形成在该电荷储存层上方，该阻隔层包括阻隔绝缘层图案及在该阻隔绝缘层图案周围形成的高介电层图案；以及闸极电极图案，形成在该阻隔层上方；其中，该阻隔绝缘层图案之宽度系小于该电荷储存层之宽度。如申请专利范围第1项之半导体记忆体装置，其中，该阻隔层之宽度不超过该闸极电极图案之宽度的约1/2。如申请专利范围第1项之半导体记忆体装置，其中，在二相邻的被掺杂之接合之间具备该闸极电极图案。一种制造半导体记忆体装置的方法，该方法包含：在半导体基板上方形成穿隧绝缘层、电荷储存层、阻隔绝缘层及闸极电极图案；执行第一蚀刻处理来除去该阻隔绝缘层之角隅部分，以在该电荷储存层及该闸极电极图案之间界定出凹部；在该闸极电极图案及该半导体基板上方形成高介电层，该高介电层填满由除去该阻隔绝缘层之角隅部分所界定之凹部；以及执行第二蚀刻处理，以除去该高介电层延伸超过该闸极电极图案之边缘以外的部份。如申请专利范围第4项之方法，其中，使用LPTEOS、HTO、PE-USG及氮氧化物层其中之一来形成该阻隔绝缘层。如申请专利范围第4项之方法，其中，该阻隔绝缘层系形成为厚度在大约50到大约1000埃(angstrom)。如申请专利范围第4项之方法，其中，该方法更包含：在于该闸极电极图案上方形成该高介电层之前，在该半导体基板上执行离子布植处理。如申请专利范围第7项之方法，其中，更包含：在该闸极电极图案上方形成硬遮罩图案；以及在执行该离子布植处理之前，使用该硬遮罩图案来蚀刻该电荷储存层。如申请专利范围第7项之方法，其中，更包含：在执行该离子布植处理之后，沿着该闸极电极图案来蚀刻该电荷储存层。如申请专利范围第4项之方法，其中，使用其内掺杂有杂质的P型多晶矽、TiN及TaN其中之一来形成该闸极电极图案。如申请专利范围第4项之方法，其中，使用湿式蚀刻处理来执行该第一蚀刻处理，使用BOE或HF溶液来执行该湿式蚀刻处理。如申请专利范围第4项之方法，其中，更包含在该闸极电极图案上方形成硬遮罩图案，其中使用该硬遮罩图案来执行该第二蚀刻处理。如申请专利范围第4项之方法，其中，在执行该第一蚀刻处理之后所剩余的该阻隔绝缘层之宽度不超过该闸极电极图案之宽度的大约1/2。如申请专利范围第4项之方法，其中，该高介电层之厚度的范围系从该阻隔绝缘层之大约一半的厚度到大约相等的厚度。如申请专利范围第4项之方法，其中，使用Al2O3、HfO2、ZrO2、TiO2或Ta2O5其中之一或该等之组合物来形成该高介电材料。如申请专利范围第4项之方法，其中，藉由原子层沉积法来形成该高介电层。如申请专利范围第4项之方法，其中，使用湿式蚀刻处理来执行该第二蚀刻处理。一种制造半导体记忆体装置的方法，该方法包含：在半导体基板上方形成穿隧绝缘层；在该穿隧绝缘层上方形成电荷储存层；在该电荷储存层上方形成阻隔绝缘层；在该阻隔绝缘层上方形成闸极电极图案；蚀刻该阻隔绝缘层的一部分，使得在该电荷储存层及该闸极电极图案之间界定出凹部；在该闸极电极图案及该半导体基板上形成高介电层，以填满在该电荷储存层及该闸极电极图案之间的该凹部；以及蚀刻该高介电层，使得该高介电层的一部分残留在该电荷储存层及该闸极电极图案之间的该凹部中。如申请专利范围第18项之方法，其中，该高介电层填满在该电荷储存层及该闸极电极图案之间的该凹部，使该高介电层环绕该阻隔绝缘层。如申请专利范围第18项之方法，其中，蚀刻该阻隔绝缘层之步骤更包含蚀刻该阻隔绝缘层之角隅部。 |
