| 摘要 |
クロック分配ネットワークに関連付けられた不必要な電力消費を低減し得るクロックゲート回路が開示される。いくつかの実施形態の場合、クロックゲート回路は、ラッチ制御回路、ストレージラッチ、および論理ゲートを含む。この制御回路は、入力クロック信号と、クロックイネーブル信号と、クロックゲート制御信号とを受け取るための入力を有し、ラッチイネーブル信号を生成するための出力端子を有する。ラッチは、クロックイネーブル信号に応じるデータ端子と、ラッチイネーブル信号に応じるラッチイネーブル端子と、クロックゲート制御信号を生成するための出力とを有する。論理ゲートは、入力クロック信号とクロックゲート制御信号とを受け取るための入力と、出力クロック信号を生成するための出力端子とを有する。クロックゲート回路は、ラッチイネーブル信号を一定の論理状態に維持することによって、イネーブル状態中、電力消費量を低減し、このことによって、入力クロック信号がゲート制御されている間、内部論理ゲートが、論理状態を動的に切り換えることを阻止することによって、動的な電力消費量を低減し得る。 |
