一种用于压缩采样的伪随机序列产生装置

摘要

本发明提供了一种用于压缩采样的伪随机序列产生装置，采用伪随机序列并行存取电路存储并行的伪随机序列数据，通过动态设置的读取速率读取并行伪随机序列并输出，利用并串转换电路以及电平转换电路来产生用于压缩采样的伪随机序列。本发明伪随机序列产生装置能够对伪随机序列的长度和频率动态调节，电路的结构相比移位寄存器实现方法简单，能够显著降低电路设计的难度与系统成本。

主权项

一种用于压缩采样的伪随机序列产生装置，其特征在于，包括：一伪随机序列并行存取电路，用于以字节形式存储通过软件产生的满足压缩采样要求即取值为+1或‑1且满足贝努利分布的伪随机序列，其中，对取值为‑1的伪随机序列转换为0进行存储；在压缩采样时，在时钟信号的控制下，每个时钟读出一个伪随机序列字节即8位并行伪随机序列送入串并转换电路；其中，时钟信号频率即读取速率可以进行动态配置，从而动态配置伪随机序列的频率；一并串转换电路，对输入的8位并行伪随机序列进行并串转换，得到取值为1或0的串行伪随机序列，并输出到至电平转换电路；一电平转换电路，将取值为1或0串行伪随机序列转换为取值为+1或‑1的用于压缩采样的伪随机序列；所述的伪随机序列并行存取电路包括存储器lpm_ram_dp0、读数地址发生器lpm_counter0、非门NOT以及D触发器DFF；软件产生的满足压缩采样要求的伪随机序列以字节形式通过写数端口存储到存储器lpm_ram_dp0中，通过写数地址wraddr[15..0]控制伪随机序列存储的深度，当写使能信号wren为高电平时，在写时钟wrclk的控制下，字节形式的伪随机序列data[7..0]写入地址wraddr[15..0]所指向的存储器单元中；伪随机序列的读出由读数地址发生器lpm_counter0实现，当压缩采样时，首先读数地址发生器lpm_counter0在清零信号aclr的控制下清零，然后，读数地址发生器lpm_counter0的使能信号cnt_en变为高电平，读数地址发生器在时钟信号clk_ref上升沿的控制下计数产生读数地址rdaddress[15..0]给存储器lpm_ram_dp0；时钟信号clk_ref在非门NOT反相后，作为存储器lpm_ram_dp0的读时钟rdclock，这样在时钟信号clk_ref的下降沿时刻，将读数地址所指向的存储器单元中的伪随机序列字节读出，并传输至输出端口Random_Byte[7..0]；D触发器DFF的D端接读数地址发生器lpm_counter0的使能信号cnt_en，时钟端接时钟信号clk_ref，Q端输出作为存储器lpm_ram_dp0的读使能信号rden；D触发器DFF的作用是在读数地址发生器lpm_counter0的使能信号cnt_en变为高电平后，同时已经产生了有效的读数地址rdaddress[15..0]之后的时钟下降沿进行伪随机数据的读取。