发明名称 一种声纳信号处理机内控制型通信系统
摘要 本发明涉及一种声纳信号处理机内控制型通信系统,包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块;其中,千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点,时钟分配模块还与千兆以太网交换模块连接;所述电源管理模块为其他模块提供电能。
申请公布号 CN105099572A 申请公布日期 2015.11.25
申请号 CN201410218794.9 申请日期 2014.05.22
申请人 中国科学院声学研究所 发明人 许乔;张元凯
分类号 H04B13/02(2006.01)I;H04L7/00(2006.01)I;H04L12/28(2006.01)I 主分类号 H04B13/02(2006.01)I
代理机构 北京法思腾知识产权代理有限公司 11318 代理人 杨小蓉
主权项 一种声纳信号处理机内控制型通信系统,其特征在于,包括一个主控节点、一个千兆以太网交换模块、电源管理模块、时钟分配模块、时钟同步自检产生模块、一块PCI桥接模块、一个FPGA逻辑加载和调试模块;其中,所述千兆以太网交换模块、时钟分配模块、时钟同步自检产生模块、PCI桥接模块、FPGA逻辑加载和调试模块各自连接到所述主控节点,所述时钟分配模块还与千兆以太网交换模块连接;所述电源管理模块为其他模块提供电能;所述主控节点用于实现数据在不同协议间的转换,产生时钟同步自检信号,以及对内控制型通信系统内的其他模块进行配置;所述千兆以太网交换模块用于实现以太网数据的转发;所述电源管理模块用于实现对电源的管理;所述时钟分配模块用于分配控制型通信系统内各个模块所需的时钟;所述时钟同步自检产生模块用于生成供水下采集设备使用的时钟同步自检信号;所述PCI桥接模块用于实现数据在PCI协议与Local总线间的转换;所述FPGA逻辑加载和调试模块用于主控节点中的FPGA芯片的配置以及加载相应的逻辑。
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