| 摘要 |
반도체 칩이 적층된 반도체 장치의 소형화 및 박형화를 도모한다. 적층된 제1 메모리 칩과 제2 메모리 칩(2)에서, 상단의 제2 메모리 칩(2) 하에 감춘 하단의 상기 제1 메모리 칩의 제1 패드를 재배선에 의해 인출함으로써, 상단의 제2 메모리 칩(2)으로부터 밀려 나와 노출된 상기 제1 패드와 상단의 제2 메모리 칩(2)의 제2 패드(2d)를 와이어 접속할 수 있다. 또한 최상단의 제2 메모리 칩(2) 상에서 마이크로컴퓨터 칩(3)과 재배선(2f) 상에 형성한 제3 패드(2e)를 와이어(4)로 접속함으로써, 적층된 복수의 메모리 칩의 와이어 접속을 스페이서를 개재시키지 않고 실현할 수 있다. |
