发明名称 一种频率综合器及该频率综合器的初始相位同步方法
摘要 本发明提供了一种频率综合器,包括第一分频器、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、第二分频器和VCO校正模块,还包括相位同步器,其中,所述第一分频器的输出端与所述鉴频鉴相器的输入端连接,所述鉴频鉴相器的输出端与所述电荷泵的输入端连接,所述电荷泵的输出端与所述低通滤波器的输入端连接。本发明还提供了一种所述的频率综合器的初始相位同步方法。本发明的有益效果是:本发明可以确保在任何情况(FREF和FDIV的初始相差是随机的)下频率综合器在闭环之后进行锁定时,锁相环路都不会进入异常饱和区,避免频率综合器在极端情况下长时间的停留在饱和区,从而显著减小锁定时间。
申请公布号 CN105024695A 申请公布日期 2015.11.04
申请号 CN201510455950.8 申请日期 2015.07.29
申请人 深圳市科利通电子有限公司 发明人 张君志
分类号 H03L7/18(2006.01)I 主分类号 H03L7/18(2006.01)I
代理机构 深圳市科吉华烽知识产权事务所(普通合伙) 44248 代理人 罗志伟
主权项 一种频率综合器,包括第一分频器、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器、第二分频器和VCO校正模块,其特征在于:还包括相位同步器,其中,所述第一分频器的输出端与所述鉴频鉴相器的输入端连接,所述鉴频鉴相器的输出端与所述电荷泵的输入端连接,所述电荷泵的输出端与所述低通滤波器的输入端连接,所述低通滤波器的输出端与所述压控振荡器连接,所述压控振荡器的输出端与所述第二分频器的输入端连接,所述第二分频器的输出端分别与所述鉴频鉴相器、VCO校正模块的输入端连接,所述VCO校正模块的输出端与所述压控振荡器连接,所述第一分频器的输出端、第二分频器的输出端分别与所述相位同步器的输入端连接,所述相位同步器的输出端与所述第二分频器的输入端连接。
地址 518000 广东省深圳市福田区华强北路赛格科技园四栋中7楼7L07单元