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Prozessor (170; 200), der Folgendes umfasst: einen Decoder (165; 228) zum Dekodieren einer SIMD-Coprozessorvergleichsanweisung mit einem ersten Quellen-Operanden-Bezeichner (385), einem zweiten Quellen-Operanden-Bezeichner (390) und einem Ziel-Bezeichner (386); eine Registerdatei (106; 145; 164; 208, 210), die ein Integer-Register (208) und ein Fließkomma-Register (210) umfasst; eine Registerumbenennungslogik zum Umbenennen der Register in der Registerdatei, wobei die Registerdatei ein erstes Quellen-Register, welches durch den ersten Quellen-Operanden-Bezeichner (385) bezeichnet ist, um einen ersten gepackten Operanden (601) zu speichern, und ein zweites Quellen-Register, welches durch den zweiten Quellen-Operanden-Bezeichner (390) bezeichnet wird, und einen zweiten gepackten Operanden (605) zu speichern, umfasst; eine Ausführungseinheit (162; 222, 224), die mit der Registerdatei gekoppelt ist und die eine Vergleichslogik aufweist, um jedes Datenelement des ersten gepackten Operanden mit jedem Datenelement des zweiten gepackten Operanden zu vergleichen, wobei ein erstes Datenelement des ersten Operanden mit jedem der Datenelemente in dem zweiten Operanden verglichen wird und ein Ergebnis des Vergleichs in eine erste Reihe eines zweidimensionalen Arrays geschrieben wird und dies für jedes der Datenelemente in dem ersten Operanden wiederholt wird bis das zweidimensionale Array fertiggestellt ist und die Ausführungseinheit (162; 222, 224) dazu dient, eine Gruppe von Aggregationsfunktionen auf dem zweidimensionalen Array von Werten auszuführen, wobei die Aggregationsfunktionen beispielsweise Irgendwelche-Gleich, Gleicher-Bereich, Alle-Gleich, Unzusammenhängende-Unterkette und Gleiche-Reihenfolge umfassen; ein Zielregister, welches durch den Ziel-Bezeichner (386) bezeichnet wird, um ein Vergleichsergebnis des Vergleichs in der Vergleichslogik der Ausführungseinheit zu speichern. |
