一种FPGA虚拟IO片间互连电路

摘要

本发明提供了一种FPGA虚拟IO片间互连电路，包括：时钟模块；发送FPGA端电路，包括：数据编码模块，生成编码数据；第一异步FIFO，缓存数据编码模块根据编码时钟和异步FIFO写协议写入的编码数据；发送模块，发送从第一异步FIFO读取的至少两位数据和差分串行时钟，直至发送全部编码数据；传输模块；接收FPGA端电路，包括：接收模块，接收至少两位数据和差分串行时钟，直至接收全部编码数据；第二异步FIFO，缓存接收模块根据异步FIFO写协议和差分串行时钟写入的至少两位数据，直至写入全部编码数据；数据解码模块，将编码数据同步解码。本发明能在很大的范围内随意增加传输带宽和传输速率，还能极大地降低误码率。

主权项

一种FPGA虚拟IO片间互连电路，其特征在于，包括：时钟模块，所述时钟模块用于提供时钟；发送FPGA端电路，所述发送FPGA端电路与所述时钟模块相连，所述发送FPGA端电路包括：数据编码模块，所述数据编码模块用于对输入的初始数据、数据控制信号以及数据有效信号进行统一编码，并生成编码数据；第一异步FIFO，所述第一异步FIFO用于缓存所述数据编码模块根据所述时钟模块提供的编码时钟和异步FIFO写协议写入的所述编码数据；发送模块，所述发送模块用于根据异步FIFO读协议和所述时钟模块提供的并行时钟从所述第一异步FIFO读取至少两位数据，以及同时根据所述并行时钟产生差分串行时钟，并发送所述至少两位数据和所述差分串行时钟，直至发送全部所述编码数据；传输模块，所述传输模块与所述发送FPGA端电路相连，所述传输模块用于传输所述编码数据和所述差分串行时钟；接收FPGA端电路，所述接收FPGA端电路与所述传输模块和所述时钟模块分别相连，所述接收FPGA端电路包括：接收模块，所述接收模块用于接收所述至少两位数据和所述差分串行时钟，直至接收全部所述编码数据；第二异步FIFO，所述第二异步FIFO用于缓存所述接收模块根据所述异步FIFO写协议和所述差分串行时钟写入的所述至少两位数据，直至写入全部所述编码数据；数据解码模块，所述数据解码模块用于根据所述异步FIFO读协议和所述时钟模块提供的解码时钟从所述第二异步FIFO读取所述编码数据，并将所述编码数据同步解码成所述初始数据、所述数据控制信号以及所述数据有效信号。