| 发明名称 | 半导体器件及其制造方法 | ||
| 摘要 | 在p型MOS晶体管(10)中，通过规定的湿法蚀刻除去栅电极(13)的一部份，使栅电极(13)的上部形成为比侧壁绝缘膜(14)的上部低的结构。通过该结构，即使形成有本来会带来p型MOS晶体管的特性恶化的拉抻应力(TESL)膜，从该TESL膜(16)向栅电极(13)和侧壁绝缘膜(14)施加的应力也会如图中虚线箭头所示那样被分散，其结果，在沟道区域施加压缩应力(compressive stress：压缩应力)，导入压缩变形。这样，在p型MOS晶体管(10)中，即使形成了TESL膜(16)，实际上也能够对沟道区域赋予用于提高p型MOS晶体管(10)的特性的变形，实现提高该p型MOS晶体管(10)的特性。 | ||
| 申请公布号 | CN101523609A | 申请公布日期 | 2009.09.02 |
| 申请号 | CN200680055979.6 | 申请日期 | 2006.09.29 |
| 申请人 | 富士通微电子株式会社 | 发明人 | 岛昌司 |
| 分类号 | H01L29/78(2006.01)I;H01L21/336(2006.01)I;H01L21/8238(2006.01)I;H01L27/092(2006.01)I;H01L29/423(2006.01)I;H01L29/49(2006.01)I | 主分类号 | H01L29/78(2006.01)I |
| 代理机构 | 隆天国际知识产权代理有限公司 | 代理人 | 浦柏明;徐 恕 |
| 主权项 | 1. 一种半导体器件，在半导体区域具有p沟道型晶体管，该半导体器件的特征在于，上述p沟道型晶体管包括：第一栅电极，其形成在上述半导体区域的上方，第一侧壁绝缘膜，其形成在上述第一栅电极的两侧面，一对p型杂质扩散区域，形成在上述第一栅电极的两侧，拉抻应力绝缘膜，其至少覆盖上述第一栅电极和上述第一侧壁；上述第一栅电极的上部比上述第一侧壁绝缘膜的上部低。 | ||
| 地址 | 日本东京都 | ||