发明名称 |
非易失性半导体存储器件 |
摘要 |
一种包含多个NAND串的非易失性半导体存储器件,每一个NAND串包括把多个非易失性存储单元串联连接的存储单元模块、与数据传输线接触相连接的第1选择栅晶体管、和与源线接触相连接的第2选择栅晶体管。相邻的数据传输线接触之间的元件隔离绝缘膜上表面高度高于第1选择栅晶体管和数据传输线接触之间的元件区域中的半导体衬底的主表面高度。或相邻的源线接触之间的元件隔离绝缘膜上表面的高度高于第2选择栅晶体管与源线接触之间的元件区域中的半导体衬底的主表面的高度。 |
申请公布号 |
CN100517723C |
申请公布日期 |
2009.07.22 |
申请号 |
CN200710004446.1 |
申请日期 |
2007.01.23 |
申请人 |
株式会社东芝 |
发明人 |
野口充宏 |
分类号 |
H01L27/115(2006.01)I;H01L23/522(2006.01)I |
主分类号 |
H01L27/115(2006.01)I |
代理机构 |
中国国际贸易促进委员会专利商标事务所 |
代理人 |
王以平 |
主权项 |
1.一种非易失性半导体存储器件,包含多个并排配置的NAND串,上述各NAND串包括:把多个非易失性存储单元的电流通路串联连接的存储单元模块,其中每个存储单元包括,在由在半导体衬底上形成元件隔离区域的元件隔离绝缘膜所分隔的元件区域上、隔着第1绝缘膜而形成的浮栅电极,和在上述浮栅电极上、隔着第2绝缘膜以覆盖上述浮栅电极侧面和上表面的方式形成的控制栅电极;第1选择栅晶体管,该第1选择栅晶体管具有与上述浮栅电极相同电极材料的第1电极层和与上述控制栅电极相同电极材料的第2电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第3绝缘膜的一部分上的第1开口部分、直接连接而形成的第1栅电极,其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的一端上,其电流通路的另一端通过数据传输线接触连接到数据传输线上;和第2选择栅晶体管,该第2选择栅晶体管具有与上述浮栅电极相同电极材料的第3电极层和与上述控制栅电极相同电极材料的第4电极层、通过形成于与上述第2绝缘膜相同绝缘材料的第4绝缘膜的一部分上的第2开口部分、直接连接而形成的第2栅电极,其电流通路的一端连接到在上述存储单元模块中、串联连接的非易失性存储单元的电流通路的另一端上,其电流通路的另一端通过源线接触连接到源线上;其中,分别包含在相邻的上述NAND串上的上述数据传输线接触之间的上述元件隔离绝缘膜的上表面高度,比上述第1选择栅晶体管的电流通路的另一端与上述数据传输线接触之间的元件区域内的上述半导体衬底的主表面高度高;或者,分别包含在相邻的上述NAND串上的上述源线接触之间的上述元件隔离绝缘膜的上表面高度,比上述第2选择栅晶体管的电流通路的另一端与上述源线接触之间的元件区域内的上述半导体衬底的主表面高度高。 |
地址 |
日本东京都 |