| 发明名称 | 电路形成方法 | ||
| 摘要 | 本发明在构成第一绝缘层(1L)的绝缘树脂(11)上，形成构成导电层(2L)的电路图案，在形成了电路图案的绝缘树脂(11)上，层叠构成第二绝缘层(3L)的绝缘树脂(13)，在层叠的绝缘树脂(13)中形成沟槽(14)，使电路图案露出，在形成的构成(14)中通过无电解镀埋入无电解镀金属。 | ||
| 申请公布号 | CN101911846A | 申请公布日期 | 2010.12.08 |
| 申请号 | CN200880123753.4 | 申请日期 | 2008.10.03 |
| 申请人 | 上村工业株式会社 | 发明人 | 桥本滋雄;堀田辉幸;石崎隆浩 |
| 分类号 | H05K3/40(2006.01)I;H05K1/09(2006.01)I;H05K1/11(2006.01)I;H05K3/00(2006.01)I;H05K3/24(2006.01)I | 主分类号 | H05K3/40(2006.01)I |
| 代理机构 | 中国专利代理(香港)有限公司 72001 | 代理人 | 闫小龙;王忠忠 |
| 主权项 | 一种电路形成方法，其中，具有：图案形成工序，在绝缘树脂上形成电路图案；层叠工序，在形成了所述电路图案的绝缘树脂上，层叠绝缘树脂层；沟槽形成工序，在所述层叠工序中层叠了的绝缘树脂层形成沟槽，使所述电路图案露出；以及无电解镀工序，在所述沟槽形成工序中形成的沟槽中，通过无电解镀埋入镀金属。 | ||
| 地址 | 日本大阪府 | ||