| 主权项 |
一种制造快闪记忆体元件之方法，该方法包括：形成一绝缘层于一半导体基板上方，该半导体基板系已界定一接面区域；蚀刻该绝缘层之一部分以形成一接触孔，该接触孔暴露该接面区域；以一第一导电材料填充该接触孔，该第一导电材料接触该接面区域且延伸于该接触孔之上表面上方；将该第一导电材料蚀刻成部分地填充该接触孔，以便该第一导电材料填充该接触孔之下部分，其中该接触孔之上部分维持未被填充，其中被蚀刻之该第一导电材料界定一接触插塞；形成一氮化层及一氧化层于该接触插塞上方，及填充该接触孔之上部分，该氮化层系被提供在该氧化层下方；蚀刻该氮化层及该氧化层之部分，以暴露该接触插塞及该接触孔之上部分；以及形成一第二导电材料于该接触插塞上，及填充该接触孔之上部分以形成一位元线，该位元线至少部分地延伸至该接触孔之上部分中。如申请专利范围第1项之方法，其中该第一导电材料包括多晶矽。如申请专利范围第1项之方法，其中使用一包括Cl2或HBr或以上两者之蚀刻气体，以蚀刻该第一导电材料。如申请专利范围第1项之方法，其中该第二导电材料包括钨(W)或铝(Al)或以上两者。如申请专利范围第1项之方法，其中蚀刻该氧化层，系使用一包括C5F8、Ar及O2之混合气体，以及当蚀刻该氮化层时，系使用一包括CF4或CHF3之蚀刻气体。如申请专利范围第1项之方法，其中该接触插塞系一汲极接触插塞，其中当将该第二导电材料填充至该接触孔之上部分时，该氮化层之一部分仍维持在该接触孔之上部分的侧壁上。一种制造快闪记忆体元件之方法，该方法包括：形成一接面区域于一半导体基板上之两个闸极之间；形成一第一绝缘层于该接面区域及该等闸极上方；蚀刻该第一绝缘层之一特定区域，以形成一第一接触孔来暴露该接面区域；形成一导电层于该第一绝缘层及该第一接触孔上方，该导电层接触到该接面区域及填充该第一接触孔；蚀刻该导电层直到在该第一接触孔内之被蚀刻的该导电层具有一在该第一接触孔之上表面下方的上表面为止，藉以界定该第一接触孔之上部分；形成一矽化层及一第一金属层于该第一接触孔之上部分内以形成一接触插塞；形成一第二绝缘层于该接触插塞及该第一绝缘层上方；蚀刻该第二绝缘层之一特定区域，以形成一第二接触孔来暴露该接触插塞；以及形成一阻障金属层及一第二金属层于该第二接触孔及该第二绝缘层内。如申请专利范围第7项之方法，其中该导电层系由多晶矽所制成。如申请专利范围第7项之方法，其中该第一接触孔之上部分具有500-5000埃之深度。如申请专利范围第7项之方法，其中该矽化层系由Ti、Co、Pt、Ir、Ru或其组合所制成。如申请专利范围第7项之方法，其中该矽化层系形成达10至1000埃之厚度，然而不高于该第一绝缘层。如申请专利范围第7项之方法，进一步包括实施一退火步骤，系在形成该矽化层之后，使用一快速热处理法或一热炉法，于摄氏400至1500度之温度范围内进行。如申请专利范围第7项之方法，其中该第一金属层系使用一包括至少TiN、TaN或WN之导电氮化层所形成。如申请专利范围第7项之方法，其中该矽化层及该第一金属层系藉由一化学气相沉积法(CVD)或原子层沉积法(ALD)所形成。如申请专利范围第7项之方法，其中该阻障金属层包括Ti、TiN或以上两者。一种制造快闪记忆体元件之方法，该方法包括：蚀刻在一基板上方所提供之一绝缘层以形成及界定一接触孔，该接触孔暴露在该基板上所形成之一接面区域；以一第一导电材料填充该接触孔，该第一导电材料接触该接面区域且延伸于该接触孔之上表面上方；将该第一导电材料蚀刻成部分地填充该接触孔，以便该第一导电材料填充该接触孔之下部分，其中该接触孔之上部分因该第一导电材料之蚀刻而维持未被填充，其中被蚀刻之该第一导电材料界定一接触插塞；形成一第一介电层及一第二介电层于该接触插塞上方，藉以填充该接触孔之上部分；蚀刻该第一及第二介电层之部分，以暴露该接触插塞及该接触孔之上部分；以及形成一第二导电材料于该接触插塞上，及填充该接触孔之上部分来形成一位元线。如申请专利范围第16项之方法，其中该位元线至少部分地延伸至该接触孔之上部分中。如申请专利范围第16项之方法，其中使用不同蚀刻气体来蚀刻该第一及第二介电层。如申请专利范围第16项之方法，其中该第一介电层系一氮化层，及该第一介电层系一氧化层。 |
