延迟锁相环和占空比矫正电路结构

摘要

本发明涉及延迟锁相环和占空比矫正电路结构，包括第一占空比矫正电路DCC1、延迟锁相环DLL、第二占空比矫正电路DCC2以及反相器；第一占空比矫正电路DCC1包括第一DCC延迟链和上升沿触发器；延迟锁相环DLL的输出端通过反相器与第二DCC延迟链的输入端和下降沿触发器的输入端连接。为了解决现有的DLL和DCC电路存在受输入最小脉冲的限制，或输出占空比不能精确到50％的技术问题，本发明对DLL电路的延时链传输占空比失真δ_dll起到减半的作用，所以整个电路的输出时钟的占空比比传统DLL和DCC电路有很大的改善。

主权项

延迟锁相环和占空比矫正电路结构，其特征在于：包括第一占空比矫正电路DCC1、延迟锁相环DLL、第二占空比矫正电路DCC2以及反相器；所述第一占空比矫正电路DCC1包括第一DCC延迟链和上升沿触发器，所述第一DCC延迟链的输出端与上升沿触发器的输入端连接，DCC输入信号同时输入给第一DCC延迟链和上升沿触发器；所述延迟锁相环DLL包括DLL延迟链、DLL鉴相器、DLL控制器以及DLL反馈电路，所述DLL延迟链的输出端与DLL反馈电路的输入端连接，所述DLL反馈电路的输出端与DLL鉴相器的输入端连接，所述DLL鉴相器的输出端与DLL控制器连接，所述DLL控制器的输出端控制DLL延迟链，所述上升沿触发器的输出端与DLL延迟链的输入端以及DLL鉴相器的输入端均连接；所述第二占空比矫正电路DCC2包括第二DCC延迟链、DCC鉴相器、DCC控制器以及下降沿触发器，所述第二DCC延迟链的输出端与下降沿触发器输入端以及DCC鉴相器的输入端连接，所述DCC鉴相器的输出端与DCC控制器的输入端连接，所述DCC控制器的输出端同时控制第一DCC延迟链以及第二DCC延迟链，所述延迟锁相环DLL的输出端与DCC鉴相器的输入端连接，所述延迟锁相环DLL的输出端通过反相器与第二DCC延迟链的输入端和下降沿触发器的输入端连接。