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Bei einem Prozessor werden Lesedaten über eine Mehrzahl von unidirektionalen Lesedatenanschlüsse (12) eingelesen und Schreibdaten über eine Mehrzahl von unidirektionalen Schreibdatenanschlüsse (7) ausgegeben. Der Prozessor umfasst einen Taktanschluss (1), Adressanschlüsse (2), Befehlsanschlüsse (3), eine Mehrzahl von Schreibdatentaktanschlüssen (6), eine Mehrzahl von Lesedatentaktanschlüssen (11). Eine Verzögerung der unidirektionalen Lesedatensignale (RDQ) ist einstellbar und eine optimale Lesedatenverzögerung wird ermittelt, die sich ergibt als der Mittelwert der kleinsten und der größten Lesedatenverzögerung, bei welcher ein korrektes Einlesen der Lesedatensignale in den Prozessor stattgefunden hat, wobei ein Identitätskomparator empfangene Informationen mit ausgesandten Informationen vergleicht. Eine Mehrzahl von Phasendetektoren (20) ermittelt einen optimalen Verzögerungswert für jedes Lesedatentaktsignal (RCK). Eine Verzögerung der Schreibdatentaktsignale (WCK) ist relativ zum Taktsignal (CK) basierend auf einer Ermittlung eines optimalen Verzögerungswert für jedes Schreibdatentaktsignal einstellbar. Der Prozessor enthält einen Befehlsplaner, der das gleichzeitige Durchführen einer Leseoperation und einer Schreiboperation gestattet. |
