非易失性半导体存储装置

摘要

本发明提供一种可减少写入干扰的非易失性半导体存储装置。实施方式的非易失性半导体存储装置包括：存储单元阵列，其内含多个存储串(MS)，这些存储串内包含存储单元(MC)、第1及第2选择晶体管及晶体管，該存储单元是包含配置于半导体层上且向相对于所述半导体层的法线方向延伸的第1半导体及第2半导体(SC)、及隔着栅极绝缘膜而覆盖所述第1半导体及第2半导体的电荷蓄积层及控制栅极，该第1及第2选择晶体管是以夹着所述存储单元的方式形成，该晶体管(BG)是串列连接于所述第1选择晶体管及所述第2选择晶体管；以及控制部，其在向所述第1选择晶体管(ST1)执行写入动作前，将对所述存储单元施加写入电压。

主权项

一种非易失性半导体存储装置，其特征在于包括：存储单元阵列，其包含多个存储串，这些存储串内包含存储单元、第1及第2选择晶体管及晶体管，該存储单元是包含配置于半导体层上且向相对于所述半导体层的法线方向延伸的第1半导体及第2半导体、及隔着栅极绝缘膜而覆盖所述第1半导体及第2半导体的电荷蓄积层及控制栅极，该第1及第2选择晶体管是以夹着所述存储单元的方式形成，该晶体管是串列连接于所述第1选择晶体管及所述第2选择晶体管；以及控制部，其在向所述第1选择晶体管执行写入动作前，将对所述存储单元施加写入电压。