发明名称 TIMESLOT MAPPING AND/OR AGGREGATION ELEMENT FOR DIGITAL RADIO FREQUENCY TRANSPORT ARCHITECTURE
摘要 직렬 링크 인터페이스 유닛은 데이터 레이트 및 타임슬롯들의 세트를 갖는 상이한 직렬화 데이터 스트림을 수신하도록 구성된 직렬화 데이터 스트림 인터페이스; 및 어그리게이트 데이터 레이트 및 각각이 시간적으로 순차적으로 오는 복수의 어그리게이트 타임슬롯 세트들을 갖는 어그리게이트 직렬화 데이터 스트림을 통신하도록 구성되는 어그리게이트 직렬화 데이터 스트림 인터페이스를 포함하고, 제 2 어그리게이트 타임슬롯 세트는 제 1 어그리게이트 타임슬롯 세트 이후에 오고, 직렬 링크 인터페이스 유닛은, 각각의 상이한 직렬화 데이터 스트림으로부터의 제 1 타임슬롯으로부터의 데이터를 어그리게이트 직렬화 데이터 스트림의 제 1 어그리게이트 타임슬롯 세트에 매핑하고 또한 각각의 상이한 직렬화 데이터 스트림으로부터의 제 2 타임슬롯으로부터의 데이터를 어그리게이트 직렬화 데이터 스트림의 제 2 어그리게이트 타임슬롯 세트에 매핑함으로써, 복수의 제 1 인터페이스들에서 수신되는 상이한 직렬화 데이터 스트림들로부터의 데이터를 인터리빙한다.
申请公布号 KR20150090115(A) 申请公布日期 2015.08.05
申请号 KR20157015450 申请日期 2013.11.26
申请人 ADC TELECOMMUNICATIONS, INC. 发明人 ZAVADSKY DEAN;FORLAND JODY;FISCHER LARRY G.;WALA PHILIP M.
分类号 H04L5/00;H04L29/10 主分类号 H04L5/00
代理机构 代理人
主权项
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