| 主权项 |
一种半导体记忆装置，其包含：记忆体单元阵列，其系在列方向及行方向上分别排列复数个包含根据电阻的变化而记忆资讯之可变电阻元件而成之记忆体单元，并分别将同一行的前述记忆体单元之各一端连接于共通的第1控制线上，将至少同一列或同一行的前述记忆体单元之各另一端连接于共通的第2控制线上而构成；选择电路，其系选择成为写入或读取的对象之前述记忆体单元；写入电路，其系使所选择之前述记忆体单元的前述可变电阻元件之电阻变化；及读取电路，其系读取所选择之前述记忆体单元的前述可变电阻元件之电阻状态；且前述写入电路系构成为可分别执行藉由使电流自前述记忆体单元的前述一端侧经由前述可变电阻元件向前述另一端侧流动而使前述可变电阻元件的电阻低电阻化之设定动作、及藉由使电流自前述记忆体单元的前述另一端侧经由前述可变电阻元件向前述一端侧流动而使前述可变电阻元件的电阻高电阻化之重设动作；前述读取电路系构成为可分别执行藉由使电流自前述记忆体单元的前述一端侧经由前述可变电阻元件向前述另一端侧流动而读取前述可变电阻元件的电阻状态之第1读取动作、及藉由使电流自前述记忆体单元的前述另
一端侧经由前述可变电阻元件向前述一端侧流动而读取前述可变电阻元件的电阻状态之第2读取动作；前述读取电路中执行前述第1读取动作之第1读取电路系与经选择之前述记忆体单元所连接之前述第1控制线及前述第2控制线之任一者的控制线电性连接；前述读取电路中执行前述第2读取动作之第2读取电路系与经选择之前述记忆体单元所连接之前述第1控制线及前述第2控制线的另一者之控制线电性连接；前述第1读取电路与前述第2读取电路之各者系检测在电性连接之侧的前述第1或第2控制线中流动之电流或产生之电压的大小或变化，而读取经选择之前述记忆体单元的电阻状态。
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