抑制爬电现象的半导体器件及制备方法

摘要

本发明涉及一种半导体器件，尤其涉及一种优化爬电距离的功率器件及其制备方法。具有一个芯片安装单元，芯片安装单元包括基座和一些引脚，并排的引脚间以非等距离方式设置并位于基座的一侧缘附近，一个芯片粘附在基座上，一个塑封体包覆基座、芯片，塑封体包括一个塑封延伸部包覆引脚的至少一部分来获得引脚间的一个较好的电气安全距离，以便改善器件的电压爬电距离。

主权项

一种功率半导体器件，其特征在于，包括：带有一基座和多个引脚的一芯片安装单元，并排设置的多个引脚位于基座的一侧缘附近，多个引脚中的第一引脚连接在基座上而第二、第三引脚与基座断开，第二、第三引脚各自靠近基座的一端均有一键合区，第二引脚邻近第一和第三引脚并且第一、第二和第三引脚间以非等距离排列的方式设置；一粘贴于基座的芯片，设于芯片背面的第一电极通过导电材料电性连接于基座，设于芯片的与背面相对的一正面的第二、第三电极通过导电结构分别电性连接于第二、第三引脚各自的键合区上；将基座、芯片、导电结构、以及第二、第三引脚的键合区予以包覆的一塑封体，塑封体包括一个沿着第一、第二和第三引脚中之一的长度方向延伸的塑封延伸部。