检测和防止设定失败的电路及方法

摘要

本发明公开了一种防止一第一锁存器和一第二锁存器之间的设定失败的电路及方法，该电路包含一模拟组合逻辑电路和一时钟脉冲比较模块。该模拟组合逻辑电路设定以接收针对该第一锁存器的一第一时钟脉冲信号并产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号。该时钟脉冲比较模块设定以在接收该第一延迟时钟脉冲信号和针对该第二锁存器的一第二时钟脉冲信号后提供一第二延迟时钟脉冲信号至该第二锁存器，其中该第二延迟时钟脉冲信号为该第二时钟脉冲信号的延迟版本。本发明减少了设定失败时的除错花费与耗时。

主权项

一种防止一第一锁存器和一第二锁存器之间的设定失败的电路，包含：一模拟组合逻辑模块，设定以接收针对该第一锁存器的一第一时钟脉冲信号并产生该第一时钟脉冲信号的延迟版本的一第一延迟时钟脉冲信号，该第一时钟脉冲信号和该第一延迟时钟脉冲信号之间的延迟时间等于该第一锁存器和该第二锁存器之间通过一组合逻辑的信号路径的延迟时间；以及一时钟脉冲比较模块，设定以在接收该第一延迟时钟脉冲信号和第二时钟脉冲信号后输出一第二延迟时钟脉冲信号至该第二锁存器；该时钟脉冲比较模块设定以于该第一延迟时钟脉冲信号的到达时间晚于该第二时钟脉冲信号的到达时间时产生一出错信号。