| 主权项 |
一种适用于流水线式模拟数字转换器的双组开关电容电路，其特征在于，该双组开关电容电路包含运算放大器（4），子模拟数字转换器（1），第一开关电容电路（301）和第二开关电容电路（302），第一动态元件匹配电路（101）和第二动态元件匹配电路（102），以及第一寄存器（201）和第二寄存器（202）；所述子模拟数字转换器（1）的输入端输入模拟输入信号（Vin）和总时钟信号（ph），输出端输出数字输出信号（Dout）；所述第一动态元件匹配电路（101）的输入端连接子模拟数字转换器（1）的输出端；所述第二动态元件匹配电路（102）的输入端连接子模拟数字转换器（1）的输出端；所述第一寄存器（201）的输入端连接第一动态元件匹配电路（101）的输出端，第一寄存器（201）的输入端输入第一时钟信号（ph1）；所述第二寄存器（202）的输入端连接第二动态元件匹配电路（102）的输出端，第二寄存器（202）的输入端输入第二时钟信号（ph2）；所述第一开关电容电路（301）的输入端连接第一寄存器（201）和运算放大器（4）的输出端，第一开关电容电路（301）的输入端输入模拟输入信号（Vin）和正基准电压信号（vrefp）、零基准电压信号（vcm）、负基准电压信号（vrefn），以及模拟输出信号（Vout）；所述第二开关电容电路（302）的输入端连接第二寄存器（202）和运算放大器（4）的输出端，第二开关电容电路（302）的输入端输入模拟输入信号（Vin）和正基准电压信号（vrefp）、零基准电压信号（vcm）、负基准电压信号（vrefn），以及模拟输出信号（Vout）；所述运算放大器（4）的同一个输入端分别连接第一开关电容电路（301）和第二开关电容电路（302），运算放大器（4）的输出端输出模拟输出信号Vout；所述的第一开关电容电路（301）包含n个等量电容（C1,C2,…,Cn），n个输入开关（Sa1，Sa2,…,San），n个多选开关（Sb1，Sb2,…,Sbn），一个输出开关（Sc），和一个接地开关（Sd）；所述的每个输入开关（Sa1，Sa2,…,San）的一端对应连接一个等量电容（C1,C2,…,Cn），另一端连接输入模拟输入信号（Vin）；所述的每个多选开关（Sb1，Sb2,…,Sbn）的一端可选择连接正基准电压信号（vrefp），或者零基准电压信号（vcm），或者负基准电压信号（vrefn），或者模拟输出信号（Vout），另一端对应连接一个等量电容（C1,C2,…,Cn），所述的输出开关（Sc）的通断由第一时钟信号（ph1）控制，当第一时钟信号（ph1）为高时闭合，为低时打开；所述的接地开关（Sd）由第二时钟信号（ph2）控制，当第二时钟信号（ph2）为高时闭合，为低时打开；所述的输入开关（Sa1，Sa2,…,San）的通断由第二时钟信号（ph2）控制，当第二时钟信号（ph2）为高时闭合，为低时打开；第一寄存器（201）输出的每一位信号都用来控制一个多选开关，当该位信号为1时，多选开关接正基准电压信号（vrefp），当该位信号为0时，多选开关接零基准电压信号（vcm），当该位信号为‑1时，多选开关接负基准电压信号（vrefn），当不是以上情况时，多选开关接模拟输出信号（Vout）；所述的第二开关电容电路（302）包含n个等量电容（C1,C2,…,Cn），n个输入开关（Sa1，Sa2,…,San），n个多选开关（Sb1，Sb2,…,Sbn），一个输出开关（Sc），和一个接地开关（Sd）；所述的每个输入开关（Sa1，Sa2,…,San）的一端对应连接一个等量电容（C1,C2,…,Cn），另一端连接输入模拟输入信号（Vin）；所述的每个多选开关（Sb1，Sb2,…,Sbn）的一端可选择连接正基准电压信号（vrefp），或者零基准电压信号（vcm），或者负基准电压信号（vrefn），或者模拟输出信号（Vout），另一端对应连接一个等量电容（C1,C2,…,Cn），所述的输出开关（Sc）的通断由第二时钟信号（ph2）控制，当第二时钟信号（ph2）为高时闭合，为低时打开；所述的接地开关（Sd）由第一时钟信号（ph1）控制，当第一时钟信号（ph1）为高时闭合，为低时打开；所述的输入开关（Sa1，Sa2,…,San）的通断由第一时钟信号（ph1）控制，当第一时钟信号（ph1）为高时闭合，为低时打开；第二寄存器（202）输出的每一位信号都用来控制一个多选开关，当该位信号为1时，多选开关接正基准电压信号（vrefp），当该位信号为0时，多选开关接零基准电压信号（vcm），当该位信号为‑1时，多选开关接负基准电压信号（vrefn），当不是以上情况时，多选开关接模拟输出信号（Vout）；总时钟信号（ph）的频率是第一时钟信号（ph1）和第二时钟信号（ph2）频率的两倍，第一时钟信号（ph1）的上升沿与总时钟信号（ph）的奇数个上升沿时序一致，第二时钟信号（ph2）的上升沿与总时钟信号（ph）的偶数个上升沿时序一致，或者，第一时钟信号（ph1）的上升沿与总时钟信号（ph）的偶数个上升沿时序一致，第二时钟信号（ph2）的上升沿与总时钟信号（ph）的奇数个上升沿时序一致。 |
