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<p>하나의 예시적 메모리 내 CPU 캐시 아키텍처 실시예는 각각의 프로세서에 대해, 디멀티플렉서, 및 복수의 파티셔닝된 캐시를 포함하며, 상기 캐시는 명령 주소 지정 레지스터 전용인 I-캐시와 소스 주소 지정 레지스터 전용인 X-캐시를 포함하며, 프로세서 각각은 연관된 캐시에 대해 하나의 RAM 행을 포함하는 온-칩 버스를 액세스하며, 모든 캐시는 한 번의 RAS 사이클에서 필(fill) 또는 플러시(flush)되도록 동작하며, RAM 행의 모든 센스 앰프는 디멀티플렉서에 의해 자신의 연관된 캐시의 대응하는 복제 비트로의 연결이 해제될 수 있다. 다양한 실시예에 따라 개선된 또는 개선을 보조하는 몇 가지 방법이 또한 개시된다. 이 요약서는 검색 시 본 발명의 기술적 내용을 빠르게 파악하도록 제공되며, 청구항의 범위나 사상을 의미하거나 한정하도록 사용되지 않을 것임을 강조한다 .</p> |
