双端口SRAM的时序控制电路

摘要

本发明公开了一种双端口SRAM的时序控制电路，单元结构对应的两条位线节点和地之间分别串联有3个NMOS管。NMOS管的栅极分别连接对应的字线、脉冲信号和时间控制信号。各脉冲信号由对应时钟信号输入到第一脉冲产生器中分别形成。地址信号通过地址锁存器后输入到地址比较器中进行比较并输出地址比较结果到时间控制信号产生器中，脉冲信号进行与运算后输入到时间控制信号产生器中并输出时间控制信号；两个地址信号相同时地址比较结果为1；不同时，地址比较结果为0；两个脉冲信号的与结果为0时，时间控制信号为1；两个脉冲信号的与结果为1时，时间控制信号为地址比较结果的反相信号。本发明能降低SRAM操作功耗且不影响读可靠性。

主权项

一种双端口SRAM的时序控制电路，其特征在于：各SRAM单元结构对应的所述第一位线节点和地之间串联有第一NMOS管、第二NMOS管和第三NMOS管，各所述SRAM单元结构对应的第二位线节点和地之间串联有第四NMOS管、第五NMOS管和第六NMOS管；所述第一NMOS管的栅极连接第一字线、所述第四NMOS管的栅极连接第二字线，所述第二NMOS管的栅极连接第一脉冲信号、所述第五NMOS管的栅极连接第二脉冲信号，所述第三NMOS管的栅极和所述第五NMOS管的栅极都连接时间控制信号；第一时钟信号和第一地址信号从第一端口输入，第二时钟信号和第二地址信号从第二端口输入；所述第一时钟信号和所述第二时钟信号输入到第一脉冲产生器中分别形成所述第一脉冲信号和所述第二脉冲信号，通过多个所述SRAM单元对所述第一位线放电产生所述第一脉冲信号的下降沿、通过多个所述SRAM单元对所述第二位线放电产生所述第二脉冲信号的下降沿，所述第一脉冲信号的上升沿在所述第一时钟信号的上升沿处产生，所述第二脉冲信号的上升沿在所述第二时钟信号的上升沿处产生；所述第一地址信号和所述第二地址信号通过地址锁存器后输入到地址比较器中进行比较，所述地址比较器输出地址比较结果到时间控制信号产生器中，所述第一脉冲信号和所述第二脉冲信号进行与运算后输入到所述时间控制信号产生器中，所述时间控制信号产生器输出所述时间控制信号；当所述第一地址信号和所述第二地址信号相同时，所述地址比较结果为1；当所述第一地址信号和所述第二地址信号不相同时，所述地址比较结果为0；当所述第一脉冲信号和所述第二脉冲信号的与结果为0时，所述时间控制信号为1；当所述第一脉冲信号和所述第二脉冲信号的与结果为1时，所述时间控制信号为所述地址比较结果的反相信号。