一种基于CPLD数字电路的数显高精度电子时钟

摘要

本实用新型公开了一种基于CPLD数字电路的数显高精度电子时钟,属于电子时钟领域，电子时钟的内部系统包括CPLD，晶振单元，分频/计数单元，秒60进制单元，分60进制单元，时24进制单元，译码单元，显示单元，操作控制单元；本实用新型基于CPLD设计，其资源可以满足电子时钟的设计需求，该电子时钟具有显示“秒”、“分”、“时”的作用，24小时显示方式，并且具有设置时间的功能，并且本实用新型基于外部晶振产生时钟信号，利用VHDL语言采用数字电路的方式设计CPLD的各个模块，从而大大提高走时的精度和准确性。

主权项

一种基于CPLD数字电路的数显高精度电子时钟，其特征是电子时钟的内部系统包括CPLD单元，晶振单元，分频/计数单元，秒60进制单元，分60进制单元，时24进制单元，译码单元，显示单元，操作控制单元；CPLD单元为整个电子时钟的核心控制部件，负责内部系统各单元高速复杂的组合、时序逻辑的控制；晶振单元为内部系统的外部时钟，作为时钟源为CPLD单元提供一个基准时间；分频/计数单元对晶振单元作为时钟源进行分频与计数，产生“1秒”的时钟信号作为电子时钟的最小计数单位，供各单元使用；秒60进制单元以秒为时间单位，进行60进制的计数，计数范围0~59，计数到60时向分60进制单元进位，然后该单元返回0重新计数，不断循环；分60进制单元以分为时间单位，进行60进制的计数，计数范围0~59，计数到60时向时24进制单元进位，该单元返回0重新计数，不断循环；时24进制单元以时为时间单位，进行24进制的计数，计数范围0~23，计数到24时该单元返回0重新计数，不断循环；译码单元对秒60进制单元、分60进制单元和时24进制单元的计数输出进行译码，控制显示单元进行数字显示；显示单元负责显示译码单元对应的时间数字；操作控制单元与按键配合使用，控制系统进行时间的设置。