一种FPGA的同步时钟装置及其控制方法

摘要

本发明提供一种FPGA的同步时钟装置及其控制方法，同步时钟装置包括：时源单元，内部时钟单元，信号输出单元和多时源滑步切换单元；并且时源单元包括参考源选择模块连接，参考源选择模块连接根据预定的方法选择最佳的时间源，并且输出至多时源滑步切换单元；内部时钟单元，可以为时源单元的参考源选择模块提供参考时间信号，并且还可以为信号输出单元和多时源滑步切换单元提供脉冲信号；多时源滑步切换单元在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信号。这样可以自动选择最佳的时间源，并且在时源信号传递过程中和/或不同时间源切换过程中，能够通过校正模块时更新输出单元需要的时源信号。

主权项

一种FPGA的同步时钟装置，其特征在于，包括：时源单元，内部时钟单元，信号输出单元和多时源滑步切换单元；并且所述时源单元包括三个并联的第一时间源、第二时间源和第三时间源，所述三个并联的时间源与参考源选择模块连接，所述参考源选择模块连接根据预定的方法选择最佳的时间源，并且输出至多时源滑步切换单元；所述内部时钟单元，可以为所述时源单元的参考源选择模块提供参考时间信号，并且还可以为所述信号输出单元和所述多时源滑步切换单元提供脉冲信号；所述多时源滑步切换单元包括校正模块，并且能够将信号输出至所述信号输出单元，所述校正模块根据来自参考源选择模块提供的时间源和所述内部时钟单元提供的脉冲信号进行比较，在时源信号传递过程中和/或不同时间源切换时，及时校正输出至信号输出单元的信号。