基于FPGA解析型布局求解器的多选择区域动态划分方法

摘要

本发明涉及一种基于FPGA解析型布局求解器的多选择区域动态划分方法，该方法包括：根据网表中组成逻辑单元LE的各基本单元之间的连接关系，构建第一代价函数，计算各LE在芯片布局中的第一坐标值;确定LE在芯片中的多个重叠区域，为多个重叠区域分别找出合法的区域范围；对多个重叠区域并行的进行递归的二划分；对二划分后多个重叠区域中的LE分别加拉力，将各个重叠区域中的LE拉开；根据拉开后的各LE的各基本单元之间的连接关系，构建第二代价函数，产生各LE的第二坐标值；继续进行重叠区域的确定，找出重叠区域的合法区域范围，迭代产生各LE的第N坐标值，直至第N坐标值为所述各LE的合法布局解。本发明中并行二划分速度快，大大提升运算速度。

主权项

一种基于FPGA解析型布局求解器的多选择区域动态划分方法，其特征在于，所述方法包括：将用户电路转化成门级电路，将所述门级电路映射到查找表和/或寄存器中，将所述查找表和/或寄存器组合成LE，产生网表；根据网表中组成逻辑单元LE的各基本单元之间的连接关系，构建第一代价函数，计算各LE在芯片布局中的第一坐标值;根据所述的各LE在芯片布局中的第一坐标值集合，确定LE在芯片中的多个重叠区域，为所述多个重叠区域分别找出合法的区域范围；在各合法区域范围内，对所述多个重叠区域并行的进行递归的二划分；对二划分后多个重叠区域中的LE分别加拉力，将各个重叠区域中的LE拉开；根据所述拉开后的各LE的基本单元之间的连接关系，构建第二代价函数，产生所述各LE的第二坐标值；继续进行重叠区域的确定，找出重叠区域的合法区域范围，迭代产生各LE的第N坐标值，直至第N坐标值为所述各LE的合法布局解。