一种双端流水线型复制位线电路

摘要

本发明公开了一种双端流水线型复制位线电路，其具体实现根据流水次数不同有两种实现方式，该电路能够降低SRAM中灵敏放大器控制时序产生电路的工艺偏差，即提高了SRAM中灵敏放大器控制时序产生电路的工艺容忍能力，可以在不影响位线预充时间、不大幅度增大设计面积的情况下将工艺偏差降低为传统复制位线的且为了保证本发明电路的平均延迟与传统复制位线电路的相等，则有流水次数N＝M*K，且当M＝1时，即复制位线长度与传统相等时，得到SAE的工艺偏差最小，为传统复制位线产生的SAE的偏差的1/N。

主权项

一种双端流水线型复制位线电路，其特征在于，包括：第一反相器INV1，第二反相器INV2，第三反相器INV3，第一与非门NAND1，第一复制位线RBL、第二复制位线RBLB、第一预充PMOS管PR1、第二预充PMOS管PR2、第一D触发器DFF₁到第N D触发器DFF_N、第一控制电路CTL₁到第N控制电路CTL_N、第一充电PMOS管P₁到第N充电PMOS管P_N、每组K个共N/2组复制单元RC以及一组X个冗余单元DC；其中，N为偶数；PR信号连接第一预充PMOS管PR1和第二预充PMOS管PR2的栅极；第一预充PMOS管PR1和第二预充PMOS管PR2的源极接电源电压VDD，漏极分别接第一复制位线RBL和第二复制位线RBLB；第一充电PMOS管P₁到第N充电PMOS管P_N的栅极分别接Y₁信号到Y_N，源极接电源电压VDD，偶数部分的漏极分别接第一复制位线RBL，奇数部分的漏极分别接第二复制位线RBLB；其中，Y₁信号到Y_N分别为第一D触发器DFF₁到第N D触发器DFF_N的QB端输出信号；时钟信号线CLK与第一D触发器DFF₁的时钟输入端CK和第一控制电路CTL₁到第N控制电路CTL_N的使能端EN相连；第一控制电路CTL₁到第N‑1控制电路CTL_N‑1的输入端IN分别连Y₂到Y_N信号，第N控制电路CTL_N的输入端IN接电源电压VDD；第一控制电路CTL₁到第N控制电路CTL_N的输出端OUT分别第一D触发器DFF₁到第N D触发器DFF_N的复位端RN；第一D触发器DFF₁的输入端D接电源电压VDD，第二D触发器DFF₂到第N D触发器DFF_N分别依次交替接INV₁和INV₂信号；第一D触发器DFF₁到第N D触发器DFF_N的输出端输出Q₁到Q_N信号，Q₁到Q_N‑1分别连接到第二D触发器DFF₂到第N D触发器DFF_N的输入端D，且Q₁信号又连接到第一组K个复制单元RC的第一时钟信号端CK1上，Q₂连接到第一组K个复制单元RC的第二时钟信号端CK2上，Q₃和Q₄分别接到第二组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2，以此类推，Q_N‑1和Q_N分别接到第N/2组K个复制单元RC的第一时钟信号端CK1和第二时钟信号端CK2；第一组K个复制单元RC到第N/2组复制单元RC的第一位线信号端BL均与第一复制位线RBL端连接，第二位线信号端BLB均与第二复制位线RBLB端连接；一组X个冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端CK1和第二字线控制信号端CK2均接地；第一复制位线RBL连接第一反相器INV1的输入端，输出INV₁信号；第二复制位线RBLB连接第二反相器INV2的输入端，输出INV₂信号；信号INV₂和Q_N接到第一与非门NAND1的输入端，第一与非门NAND1的输出端接到第三反相器INV3的输入端，输出信号SAE。