一种能降低环路非线性的鉴频鉴相器

摘要

本发明属于锁相频率合成技术领域，具体涉及一种能降低环路非线性的鉴频鉴相器。该鉴频鉴相器电路包含：由两个上升沿D触发器、两个二选一选择器和两个延时逻辑单元构成的降低非线性模式的电路；由一个与门、一个延时单元和一个二选一选择器构成的导通时间可选择的模式电路；由一个二选一选择器实现模式间的切换，并且同上述两种模式电路一起构成的重置回路；由两个上升沿D触发器和重置回路构成的鉴频鉴相器的核心电路；由反相器构成的两个单端转双端电路；由两个上升沿触发的D触发器、两个延时单元和一个与门构的成锁定检测电路。本发明可以有效降低电荷泵中上下电流不匹配的非线性，用于降低鉴频鉴相器和电荷泵对整个频率综合器在带内的噪声贡献。

主权项

一种降低环路非线性的鉴频鉴相器，其特征在于，包括：鉴频鉴相器逻辑电路（200），用于检测两路输入信号的相位差，并根据这个相位差产生相应的信号脉冲去控制电荷泵（110）的电流导通开关；锁定检测电路（300），用于检测频率综合器环路的锁定情况；其中，所述鉴频鉴相器逻辑电路（200），包括：第一上升沿D触发器（210）、第二上升沿D触发器（220），第一单端转双端电路（250）、第二单端转双端电路（260），一个重置电路（230）；所述锁定检测电路（300），包括：第一延时逻辑单元（301）、第二延时逻辑单元（302），第三上升沿D触发器（303）、第四上升沿D触发器（304），第一与门逻辑电路（305）；所述第一延时逻辑单元（301）、第二延时逻辑单元（302）两个延时逻辑单元的延迟时间为2.5ns；所述第一单端转双端电路（250）由第一～第五5个反相器（251~255）组成，第二单端转双端电路（260）由第六～第十5个反相器（261~265）组成；所述重置电路（230），包括：第一～第四4个二选一选择器（233~236），第三～第五3个延时逻辑单元（237~239），第五、第六2个上升沿D触发器（231、232），第二与门逻辑电路（241）；第三～第五3个延时逻辑单元（237~239）的延迟时间为2.5ns；所述第一上升沿D触发器（210）的时钟输入端接系统输入信号201，数据输入端始终接高电位，复位输入端接重置电路（230）的输出信号205，第一上升沿D触发器（210）的输出信号211接第一单端转双端电路（250）的输入端以及重置电路（230）的输入端；第二上升沿D触发器（220）的时钟输入端接系统输入信号202，数据输入端始终接高电位，复位输入端接重置电路（230）的输出信号205，第二上升沿D触发器（220）的输出信号212接第二单端转双端电路（260）的输入端以及重置电路（230）的输入端；第一单端转双端电路（250）的输入端接第一上升沿D触发器（210）的输出信号211，两个输出信号记为输出信号206和输出信号207；第二单端转双端电路（260）的输入端接第二上升沿D触发器（220）的输出信号212，两个输出信号记为输出信号208和输出信号209；重置电路（230）的四个数据输入端分别接第一上升沿D触发器（210）的输出信号211、第二上升沿D触发器（220）的输出信号212、系统输入信号201和系统输入信号202，两个控制输入端分别接控制信号203和控制信号204，输出端接第一上升沿D触发器（210）和第二上升沿D触发器（220）的复位输入端；所述第一延时逻辑单元（301）的输入端接系统输入信号202，输出端接第四上升沿D触发器（304）的时钟输入端；第二延时逻辑单元（302）的输入端接系统输入信号201，输出端接第三上升沿D触发器（303）的时钟输入信号；第四上升沿D触发器（304）的数据输入端接系统输入信号201，时钟输入端接第一延时逻辑单元（301）的输出信号，输出端接第一与门逻辑电路（305）的输入端；第三上升沿D触发器（303）的数据输入端接系统输入信号202，时钟输入端接第二延时逻辑单元（302）的输出信号，输出端接第一与门逻辑电路（305）的输入端；第一与门逻辑电路（305）的两个输入端分别接第三上升沿D触发器（303）和第四上升沿D触发器（304）的输出端，输出信号记为输出信号306。