发明名称 半导体集成电路器件制造方法
摘要 在本发明中,提供一种半导体集成电路器件制造方法。在半导体存储器等的存储器单元阵列等的曝光中,当通过曝光向负性抗蚀剂膜上转移用于蚀刻STI沟槽区域的成组单位开口(其中用于蚀刻各自具有矩形形状的STI沟槽区域的成组单位开口布置成行和列)时,适当地使用包括第一曝光步骤(该步骤使用具有在列方向上延伸的成组第一线状开口的第一光学掩模)和第二曝光步骤(该步骤使用具有在行方向上延伸的成组第二线状开口的第二光学掩模)的多曝光。
申请公布号 CN102136447B 申请公布日期 2015.03.25
申请号 CN201010570001.1 申请日期 2010.11.30
申请人 瑞萨电子株式会社 发明人 舟山幸太;茶木原启
分类号 H01L21/762(2006.01)I;H01L21/027(2006.01)I;G03F7/20(2006.01)I 主分类号 H01L21/762(2006.01)I
代理机构 北京市金杜律师事务所 11256 代理人 王茂华;郑菊
主权项 一种半导体集成电路器件制造方法,包括以下步骤:(a)在晶片的第一主表面之上形成负性抗蚀剂膜;(b)在所述第一主表面的适于作为存储器单元阵列的部分之上的所述抗蚀剂膜中,将多个单位开口形成为在列方向和行方向上布置的矩阵,各单位开口具有在所述行方向上比在所述列方向上更长的矩形形状;(c)在所述步骤(b)之后,在有所述抗蚀剂膜的状态中向所述第一主表面进行蚀刻工艺以在所述第一主表面中形成STI沟槽区域;(d)在所述第一主表面之上形成掩埋的绝缘膜以便掩埋于所述STI沟槽区域中;以及(e)向位于所述STI沟槽区域以外的所述掩埋的绝缘膜进行平坦化工艺以形成以矩阵布置的成组STI区域,其中所述步骤(b)包括以下子步骤:(b1)使用具有在所述列方向上延伸的成组第一线状开口的第一光学掩模将所述负性抗蚀剂膜曝光;(b2)使用具有在所述行方向上延伸的成组第二线状开口的第二光学掩模将所述负性抗蚀剂膜曝光;(b3)在所述步骤(b1)和(b2)之后,对所述负性抗蚀剂膜进行显影以形成所述单位开口;以及(g)在所述步骤(e)之后,通过光刻工艺形成所述存储器单元阵列的第一字线和第二字线,所述第一字线和第二字线按照预定空间间隔竖直地穿越以所述矩阵布置的所述成组STI区域的各行;其中在所述晶片之上有划片区域,在所述光刻工艺的曝光步骤中用于对准的第一目标图案形成于所述划片区域中,其中在所述步骤(a)中,所述抗蚀剂膜也形成于所述划片区域中,其中在所述步骤(b1)中的所述曝光中,通过所述曝光向所述划片区域中的所述抗蚀剂膜上转移所述第一目标图案,其中在所述步骤(c)中,用于所述第一目标图案的沟槽区域形成于所述划片区域中,其中在所述步骤(d)中,所述掩埋的绝缘膜也形成于用于所述第一目标图案的所述沟槽区域中,其中在所述步骤(e)中,向位于用于所述第一目标图案的所述沟槽区域以外的所述掩埋的绝缘膜进行平坦化工艺以形成所述第一目标图案,以及其中使用所述第一目标图案来进行在所述光刻工艺期间的所述曝光步骤中的所述对准。
地址 日本神奈川县