一种串行双端复制位线电路

摘要

本发明公开了一种串行双端复制位线电路，当时钟信号有效时，由于时钟信号线CK直接连接到2N个放电单元RC的第一时钟信号端CK1上，因此与放电单元RC的第一位线信号端BL连接的第一复制位线RBL放电；随后，由于第一复制位线RBL通过第一反相器I1连接到2N个放电单元RC的第二时钟信号端CK2上，因此与放电单元RC的第二位线信号端BLB连接的第二复制位线RBLB放电，最后通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。本发明实施例能够提高SRAM时序产生电路工艺容忍能力，可以在不影响位线预充时间的情况下将工艺偏差降低为传统复制位线的1/2。

主权项

一种串行双端复制位线电路，其特征在于，由时序复制模块和存储阵列模块构成；所述的时序复制模块包括：第一复制位线RBL、第二复制位线RBLB、第三PMOS管P3、第四PMOS管P4、第一反相器I1、第二反相器I2、2N个放电单元RC以及多个冗余单元DC；时钟信号线CK与第三PMOS管P3的栅极和第四PMOS管P4的栅极电连接；第三PMOS管P3的源极和第四PMOS管P4的源极均与电源电压VDD电连接；第三PMOS管P3的漏极与第一复制位线RBL电连接；第四PMOS管P4的漏极与第二复制位线RBLB电连接；冗余单元DC的第一位线信号端BL均与第一复制位线RBL电连接，冗余单元DC的第二位线信号端BLB均与第二复制位线RBLB电连接，而冗余单元DC的第一字线控制信号端WLL和第二字线控制信号端WLR均接地；2N个放电单元RC的第一位线信号端BL均与第一复制位线RBL电连接，2N个放电单元RC的第二位线信号端BLB均与第二复制位线RBLB电连接，而2N个放电单元RC的第一时钟信号端CK1均与时钟信号线CK电连接，2N个放电单元RC的第二时钟信号端CK2通过第一反相器I1与第一复制位线RBL电连接；第四PMOS管P4的漏极通过第二反相器I2向存储阵列模块输出灵敏放大器使能信号SAE。