I2S接口时钟电路的分频电路

摘要

一种串行数字音频总线I2S接口时钟电路的分频电路，包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；步骤1）DIV_GEN根据I2S主时钟MCLK频率值F_mclk、采样频率F_WS即字段选择信号WS信号的频率、采样位数ws_length，计算出分频因子N1和N2两个值，其中N1的值为偶数；步骤2）N1和N2输入到SCLK_GEN，由SCLK_GEN产生串行时钟SCLK；步骤3）SCLK输入到WS_GEN，由WS_GEN产生WS；WS_GEN是一个可配置分频器，分频值N=ws_length×2。本发明利用两个分频因子，对MCLK分频得到非等周期的SCLK，进而再产生相应的WS信号，减少PLL电路以及额外晶振的使用，达到降低成本和减少面积。

主权项

一种串行数字音频总线I2S接口时钟电路的分频电路，其特征是包括串行时钟SCLK产生模块SCLK_GEN、字段选择信号WS产生模块WS_GEN和配置分频因子模块DIV_GEN；1)DIV_GEN根据I2S主时钟MCLK频率值F_mclk、采样位数ws_length和采样频率F_WS即字段选择信号WS信号的频率，计算出分频因子N1和N2两个值，其中N1的值为偶数；N1和N2的计算方法如公式1和公式2：N1＝[F_mclk/(F_ws×ws_length×2)]  公式1；N2＝(F_mclk/F_ws)/2–((ws_length‑1)×N1)  公式2；其中，“[]”为向下取整；2)N1和N2输入到SCLK_GEN，由SCLK_GEN产生串行时钟SCLK；在WS信号的半个周期内，有ws_length‑1个周期的SCLK是由MCLK经过N1分频得到，最后一个周期的SCLK是由MCLK经过N2分频得到，且这个单独的SCLK周期不需要满足50％占空比要求；3)SCLK输入到WS_GEN，由WS_GEN产生WS；WS_GEN是一个可配置分频器，分频值N＝ws_length×2；WS_GEN模块根据ws_length值，对SCLK分频，满足每个WS半周期，对应ws_length个SCLK周期；本分频电路中的技术术语：串行数字音频总线Inter‑IC Bus Sound，I2S；I2S的主时钟MCLK；串行时钟Serial Clock，SCLK；字段选择信号Word Select，WS；串行时钟SCLK产生模块SCLK_GEN；字段选择信号WS产生模块WS_GEN；配置分频因子模块DIV_GEN；MCLK的频率值F_mclk、采样频率F_WS和采样位数ws_length。