| 发明名称 |
積層メモリアーキテクチャのための自己修復論理 |
| 摘要 |
積層メモリアーキテクチャのための自己修復論理である。メモリデバイスのある実施形態は、第１のメモリダイエレメントを含む１又は複数のメモリダイエレメントを有するメモリ積層体と、メモリ積層体に連結されたシステムエレメントとを含む。第１のメモリダイエレメントは、複数のシリコン貫通ビア（ＴＳＶ）を含み、該ＴＳＶは、データＴＳＶと、１又は複数のスペアのＴＳＶと、複数のデータＴＳＶのうち欠陥をもつＴＳＶの処理を修復する自己修復論理とを含み、欠陥をもつＴＳＶの処理の修復には、１又は複数のスペアのＴＳＶの利用が含まれる。【選択図】図８ |
| 申请公布号 |
JP2015507812(A) |
申请公布日期 |
2015.03.12 |
| 申请号 |
JP20140548772 |
申请日期 |
2011.12.23 |
| 申请人 |
インテル・コーポレーション |
发明人 |
ヤン、ジョン−スン;コブラ、ダルシャン;ジュ、リウェイ;ジマーマン、デイビッド |
| 分类号 |
G11C29/00;G11C5/00;H01L21/8242;H01L25/065;H01L25/07;H01L25/18;H01L27/10;H01L27/108 |
主分类号 |
G11C29/00 |
| 代理机构 |
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代理人 |
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| 主权项 |
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| 地址 |
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