发明名称 一种基于GPS/BD双模授时的时间同步系统及方法
摘要 一种基于GPS/BD双模授时的时间同步系统及方法,该系统包括带有天线的GPS/BD双模接收机,带有天线的GPS/BD双模接收机的秒脉冲G1pps输出端和秒脉冲B1pps输出端与时刻顺序提取与确认模块相连,铷原子钟的输出端和与门的输入端相连,与门的输出端与复杂可编程逻辑器件CPLD的IO引脚相连,复杂可编程逻辑器件CPLD输出的秒脉冲R1pps与时刻顺序提取与确认模块相连,铷原子钟的输入端与计算机的输出端相连,复杂可编程逻辑器件CPLD的输出端与计算机输入端相连;本发明还提供该系统的时间同步方法;本发明通过一片GP2芯片,同时测量三路秒脉冲,具有结构简单,成本低廉,时间同步精度高等优点。
申请公布号 CN104375413A 申请公布日期 2015.02.25
申请号 CN201410623668.1 申请日期 2014.11.06
申请人 西安交通大学;山东远洋电子技术有限公司 发明人 孙剑;徐飞;董志强
分类号 G04R20/02(2013.01)I 主分类号 G04R20/02(2013.01)I
代理机构 西安智大知识产权代理事务所 61215 代理人 何会侠
主权项 一种基于GPS/BD双模授时的时间同步系统,其特征在于:包括带有天线的GPS/BD双模接收机(1),所述带有天线的GPS/BD双模接收机(1)的秒脉冲G1pps输出端和秒脉冲B1pps输出端与时刻顺序提取与确认模块(2)相连接,铷原子钟(4)的输出端和与门(5)的输入端相连接,与门(5)的输出端与复杂可编程逻辑器件CPLD(6)的IO引脚相连接,复杂可编程逻辑器件CPLD(6)的秒脉冲R1pps输出端与时刻顺序提取与确认模块(2)相连接,所述铷原子钟(4)的输入端与计算机(7)的输出端相连接,所述复杂可编程逻辑器件CPLD(6)的输出端与计算机(7)的输入端相连接;所述时刻顺序提取与确认模块(2)包括时刻顺序提取模块(9)和时刻顺序确认模块(10);所述复杂可编程逻辑器件CPLD(6)的秒脉冲R1pps输出端与带有天线的GPS/BD双模接收机(1)的秒脉冲G1pps输出端和秒脉冲B1pps输出端均与时刻顺序提取模块(9)的输入端相连接,时刻顺序提取模块(9)的最先到达脉冲F1pps直接与基于GP2时间间隔测量模块(3)的start引脚相连接,时刻顺序提取模块(9)的中间到达脉冲M1pps和最后到达脉冲L1pps通过两个30ns延迟线(8)延时后分别与基于GP2时间间隔测量模块(3)的stop1和stop2引脚相连接;所述基于GP2时间间隔测量模块(3)的输出端与计算机(7)的输入端相连接;所述时刻顺序确认模块(10)将秒脉冲R1pps、G1pps和B1pps与最先到达脉冲F1pps、中间到达脉冲M1pps和最后到达脉冲L1pps对应起来;所述时刻顺序提取模块(9)的内部连接结构为:秒脉冲R1pps、G1pps和B1pps同时与第一与门(11)的输入端相连接,第一与门(11)输出为最后到达的脉冲L1pps,秒脉冲R1pps、G1pps和B1pps同时与第一或门(14)的输入端相连接,第一或门(14)输出为最先到达脉冲F1pps,秒脉冲G1pps和B1pps同时与异或门(16)的输入端相连接,异或门(16)的输出信号再与秒脉冲R1pps同时与第二与门(12)的输入端相连接,秒脉冲G1pps和B1pps同时与第三与门(13)的输入端相连接,第二与门(12)的输出端和第三与门(13)的输出端同时与第二或门(15)的输入端相连接,第二或门(15)输出为中间到达脉冲M1pps;所述时刻顺序确认模块(10)的内部连接结构为:秒脉冲R1pps分别与第一D锁存器(17)和第二锁存器(18)的触发引脚相连接,秒脉冲G1pps分别与第三D锁存器(19)和第四D锁存器(20)的触发引脚相连接,秒脉冲B1pps分别与第五D锁存器(21)和第六D锁存器(22)的触发引脚相连接,秒脉冲G1pps分别与第一D锁存器(17)和第五D锁存器(21)的输入引脚相连接,秒脉冲R1pps分别与第三D锁存器(19)和第六D锁存器(22)的输入引脚相连接,秒脉冲B1pps分别与第三D锁存器(19)和第四D锁存器(20)的输入引脚相连接;第一D锁存器(17)、第二锁存器(18)、第三D锁存器(19)、第四D锁存器(20)、第五D锁存器(21)和第六D锁存器(22)的输出端分别与复杂可编程逻辑器件CPLD(6)不同的IO引脚相连。
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