| 主权项 |
一种数字延迟装置，其特征在于，包括：延迟部件，所述延迟部件包括第一延迟电路和第二延迟电路，其中，所述第一延迟电路和所述第二延迟电路用于分别处理互为差分信号的数字信号；第一控制逻辑电路，用于控制所述第一延迟电路和所述第二延迟电路分别输出第一时钟信号和第二时钟信号；输出时钟选择电路，用于根据所述第一时钟信号和/或所述第二时钟信号输出第三时钟信号；其中，所述第一延迟电路的输入信号与第二延迟电路的输入信号互为差分信号，所述第一延迟电路的输出信号与第二延迟电路的输出信号互为差分信号，所述第一延迟电路和所述第二延迟电路均由延迟单元级联构成；其中，所述延迟单元包括：用于控制延迟时间的第一N级非逻辑门和第二N级非逻辑门，N为整数，其中，所述延迟单元包括：第一工作状态，第一输入信号经过所述第一N级非逻辑门输出第一输出信号，第二输入信号经过所述第二N级非逻辑门输出第二输出信号；第二工作状态，所述第一输入信号经过所述第二N级非逻辑门输出所述第一输出信号；其中，所述第一延迟电路的输出信号用于覆盖一个时钟周期的前半个周期相位，所述第二延迟电路的输出信号用于覆盖所述一个时钟周期的后半个周期相位；其中，所述第一N级非逻辑门包括：第一与非门，所述第一与非门的第一输入端与常电平连接，所述第一与非门的第二输入端输入第一控制电平信号；第二与非门，所述第二与非门的第一输入端输入第二控制电平信号，所述第二与非门的第二输入端输入第三输入信号，其中，所述第二控制电平信号与所述第一控制电平信号互为反信号；第三与非门，所述第三与非门的第一输入端与所述第一与非门的输出端连接，所述第三与非门的第二输入端与所述第二与非门的输出端连接，所述第三与非门的输出端为本级延迟单元的输出端，其中，所述常电平在所述第一延迟电路为低电平、在所述第二延迟电路为高电平，或者，所述常电平在所述第一延迟电路为高电平、在所述第二延迟电路为低电平；所述第二N级非逻辑门包括：第四与非门，所述第四与非门的第一输入端输入所述第三输入信号，所述第四与非门的第二输入端输入所述第一控制电平信号；第五与非门，所述第五与非门的第一输入端输入所述第二控制电平信号，所述第五与非门的第二输入端输入后级延迟单元返回的信号；第六与非门，所述第六与非门的第一输入端与所述第四与非门的输出端连接，所述第六与非门的第二输入端与所述第五与非门的输出端连接，所述第六与非门的输出端为本级延迟单元的输出端。 |
