基于边沿相加的时钟延迟调节电路及其集成芯片

摘要

本发明提供一种基于边沿相加的时钟延迟调节电路及其集成芯片，其中，时钟延迟调节电路包括时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收延迟时钟信号和权重信号，并依据权重信号将延迟时钟信号做加权求和处理后予以输出，以得到具有与延迟时钟信号个数相同的连续时钟上升沿/连续时钟下降沿的新时钟信号；另外，还可将时钟延迟调节电路做成一种集成芯片。本发明很好地解决了现有时钟延迟调节电路调节精确低而无法满足高精确分时采样要求的问题。

主权项

一种基于边沿相加的时钟延迟调节电路，其特征在于，包括：时钟延迟单元，用于对从其输入端输入的时钟信号做相等间隔延迟，以得到至少三个间隔相等时间的延迟时钟信号并予以输出；权系数单元，用于根据其输入端输入的数字码生成与所述延迟时钟信号个数相同的权重信号并予以输出；边沿相加单元，用于接收所述延迟时钟信号和所述权重信号，并依据所述权重信号将所述延迟时钟信号做加权求和处理后予以输出，以得到具有与所述延迟时钟信号个数相同的连续时钟上升沿/与所述延迟时钟信号个数相同的连续时钟下降沿的新时钟信号。