| 摘要 |
<p>소자는 제1 도전형의 반도체 층과, 반도체 층 위의 제1 및 제2 보디 영역을 포함하고, 제1 및 제2 보디 영역은 제1 도전형의 반대인 제2 도전형을 갖는다. 제1 도전형의 도핑된 반도체 영역이 제1 보디 영역과 제2 보디 영역 사이에 배치되어 제1 및 제2 보디 영역과 접촉한다. 게이트 유전체 층이 제1 및 제2 보디 영역과 도핑된 반도체 영역 위에 배치된다. 제1 및 제2 게이트 전극이 게이트 유전체 층 위에 배치되고, 제1 및 제2 보디 영역에 각각 중첩된다. 제1 및 제2 게이트 전극은 스페이스에 의해 서로로부터 물리적으로 분리되고 전기적으로 상호 접속된다. 제1 게이트 전극과 제2 게이트 전극 사이의 스페이스는 도핑된 반도체 영역에 중첩된다. 소자는 또한 MOS 함유 소자를 포함한다.</p> |
