发明名称 |
半导体积体结构的制造方法 |
摘要 |
提供一种积体电路元件及制造积体电路元件的方法。此积体电路元件中包含核心元件及输入输出电路。每一个核心元件和输入输出电路皆包含有一P型金氧半导体(P-type Metal Oxide Semiconductor;PMOS)结构及一N型金氧半导体(N-type Metal Oxide Semiconductor;NMOS)结构。每一个PMOS包含有位于高K值(介电常数)介电材料层上之P型(P-Type)金属功函数层,且每一个NMOS包含有位于高K值介电材料层上N型(N-Type)金属功函数层。于输入输出电路中,高K值介电材料层下有一氧化层。 |
申请公布号 |
TWI456665 |
申请公布日期 |
2014.10.11 |
申请号 |
TW100138539 |
申请日期 |
2011.10.24 |
申请人 |
台湾积体电路制造股份有限公司 新竹市新竹科学工业园区力行六路8号 |
发明人 |
黄俊鸿;林育贤;林明仪;陈志辉 |
分类号 |
H01L21/336;H01L21/316 |
主分类号 |
H01L21/336 |
代理机构 |
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代理人 |
蔡坤财 台北市中山区松江路148号11楼;李世章 台北市中山区松江路148号11楼 |
主权项 |
一种半导体积体结构的制造方法,包含:提供具有一第一区及一第二区的一基材;形成具有一第一材料之一第一介电层于该第一区之该基材上;形成具有一第二材料之一第二介电层于该第二区之该基材上,其中该第二材料不同于该第一材料;形成一牺牲闸极层于该第一介电层和该第二介电层上;图案化该牺牲闸极层、该第一介电层和该第二介电层,以形成复数个闸极堆叠于该第一区和该第二区中;形成一层间介电(Interlayer Dielectric;ILD)层于该第一区和该第二区的该些闸极堆叠中;去除该第一区及第二区中之该牺牲闸极层;以及去除至少一部分之该第二介电层。 |
地址 |
新竹市新竹科学工业园区力行六路8号 |