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<p>ARQUITETURA DE HARDWARE PARA ADEQUADOR DE TAXA DE CÓDIGO PARA REDES LTE AVANÇADAS 4G, que compreende um primeiro grupo (500) de buffers de memória (501) de armazenagem dos fluxos de entrada, compreendendo um buffer armazenador do fluxo de bits sistemáticos (dk(0)) e dois buffers armazenadores dos fluxos de bits de paridade (dk(1), dk(2)), seguido por um entrelaçador de sub-blocos (507), um coletor de bits entrelaçados (508) e um selecionador de bits (509); o coletor de bits entrelaçados (508) compreende três memórias (501), que armazenam os vetores dos fluxos (vk(0) , vk(1) e vk(2)) entrelaçados pelo entrelaçador de sub-blocos (507), os quais são recebidos em paralelo e são lidos sequencialmente pelo dito selecionador de bits (509), quando da geração do fluxo de saída (ek) do adequador de taxa.</p> |
