带有匹配地址和数据线控制的多端口存储器

摘要

本发明涉及带有匹配地址和数据线控制的多端口存储器。在多端口SRAM（10）中，第一位单元（38）耦合到第一和第二字线（WL0A，WL0B）以及第一（BL0A/BL0Ab）和第二位线对（BL0B/BL0Bb）。第一数据线对（DLA，DLAb）经由第一开关逻辑（52，54）耦合到所述第一位线对（BL0A/BL0Ab）。第二数据线对（DLB，DLBb）经由第二开关逻辑（56，58）耦合到所述第一位线对以及通过第三开关逻辑（60，62）耦合到所述第二位线对。如果第一和第二访问地址之间存在行地址匹配但不是列地址匹配，则第二开关逻辑基于从第二访问地址的列地址生成的第一解码信号有选择性地将第二数据线对与第一位线对相连接，以及第三开关逻辑将第二数据线对从第二位线对解耦。

主权项

一种具有第一端口和第二端口的多端口静态随机存取存储器（SRAM），包括：多个字线的第一字线和第二字线；多个位线对的第一位线对、第二位线对、第三位线对以及第四位线对；位单元阵列，所述位单元阵列耦合到所述多个字线和所述组多个位线对，其中所述位单元阵列包括：第一位单元，所述第一位单元具有第一存储锁存器，并且耦合到所述第一字线和所述第一位线对以访问第一存储锁存器，以及耦合到所述第二字线和所述第二位线对以访问所述第一存储锁存器；第一多个读/写数据线对的第一读/写数据线对以用于访问所述位单元阵列，以及第二多个读/写数据线对的第二读/写数据线以对用于访问所述位单元阵列，其中：所述第一读/写数据线对经由第一开关逻辑耦合到所述第一位线对；以及所述第二读/写数据线对经由第二开关逻辑耦合到所述第一位线对以及经由第三开关逻辑耦合到所述第二位线对；行匹配检测器，所述行匹配检测器基于第一访问地址的行地址是否与第二访问地址的行地址相匹配来提供行匹配指示符；以及列匹配检测器，所述列匹配检测器基于所述第一访问地址的列地址是否与所述第二访问地址的列地址相匹配来提供列匹配指示符，其中响应于所述行匹配指示符指示匹配以及所述列匹配指示符未指示匹配，所述第二开关逻辑基于从所述第二访问地址的所述列地址生成的第一解码信号有选择性地将所述第二读/写数据线对与所述第一位线对相连接以及所述第三开关逻辑将所述第二读/写数据线对从所述第二位线对解耦。