发明名称 |
适用于高频降压型电压转化器的自适应导通时间控制电路 |
摘要 |
本发明属于集成电路设计技术领域,具体为一种用于高频降压型电压转化器的自适应导通时间控制电路。所述降压型电压转换器电路由功率级和控制级电路组成,其中功率级由功率管PMOS、NMOS和滤波电感、电容组成;控制级由比较器、控制逻辑、自适用导通时间控制电路模块组成。自适应导通时间控制电路由鉴频鉴相器、基于电荷泵的低通滤波器和电压控制延时单元组成,用于产生转换器每个周期的导通时间;自适应导通时间控制电路与控制逻辑针对DUTY信号形成负反馈环路,从而实现对开关频率的锁定。本发明导通时间控制优于传统电流或电压模式控制方式,响应快速、结构简单,可用于各种便携式电子设备的电源管理芯片中。 |
申请公布号 |
CN102332823B |
申请公布日期 |
2014.07.09 |
申请号 |
CN201110263743.4 |
申请日期 |
2011.09.07 |
申请人 |
复旦大学 |
发明人 |
虞佳乐;吕旦竹;洪志良 |
分类号 |
H02M3/156(2006.01)I |
主分类号 |
H02M3/156(2006.01)I |
代理机构 |
上海正旦专利代理有限公司 31200 |
代理人 |
陆飞;盛志范 |
主权项 |
一种适用于高频降压型电压转换器的自适应导通时间控制电路,所述降压型电压转换器电路由功率级和控制级电路组成,其中功率级由功率管PMOS、NMOS和滤波电感、电容组成;控制级由比较器、控制逻辑、自适用导通时间控制电路模块组成;其特征在于所述自适应导通时间控制电路由鉴频鉴相器(PFD)、基于电荷泵的低通滤波器(CPLPF)和电压控制延时单元(VCD)组成,用于产生转换器每个周期的导通时间;其中鉴频鉴相器(PFD)由两个D触发器D1,D2和一个与门(AND)组成,两个D触发器D端均接高电位(VDD),CK端分别接时钟信号CLK和占空比信号DUTY,输出为上升指示信号UP信号和下降指示信号DW信号,经过与门(AND)复位两D触发器;基于电荷泵的低通滤波器(CPLPF)由两个电流源I1和I2、两开关S1和S2、电阻Rp、两个电容C1和CP组成;电压控制延时单元(VCD)由组成电流镜的两个晶体管(M1,M2)及控制电容C2充放电的两个晶体管(M3,M4)、电容C2和比较器(CMP)组成;比较器的输出端与与控制逻辑的输入端连接,控制逻辑的输出端与自适用导通时间控制电路中的D触发器D2的CK端连接,所述自适应导通时间控制电路与控制逻辑针对DUTY信号形成负反馈环路,从而实现对开关频率的锁定。 |
地址 |
200433 上海市杨浦区邯郸路220号 |