一种串行转并行转换电路和转换器以及转换系统

摘要

本申请公开了一种串行转并行转换电路、转换器以及转换系统，其中转换电路包括：第1至第移位寄存器组、选择器组和并行输出寄存器组，其中n为奇数，移位寄存器组包括：第一寄存器和第二寄存器，且第二寄存器的时钟信号输入端设置有非门。上述电路获取到串行输入信号serial_data后，第一时钟信号的正沿和反沿分别同步（n+1）/2次，产生n+1个同步信号，选择器组通过选择时钟信号data_sel将n+1个同步信号组合成n个信号，最后由输出信号寄存器通过读出时钟read_clk将组合后的n个信号同步输出，得到n位并行数据，其中第一时钟信号的类型可以为半速时钟信号也可以是全速时钟信号。

主权项

1.一种串行转并行转换电路，其特征在于，包括：第1至第移位寄存器组，所述n为奇数，所述移位寄存器组包括：第一寄存器和第二寄存器，所述第二寄存器的时钟信号输入端设置有非门，所述第1至第移位寄存器组依次串联，其中上一个第一移位寄存器的输出端与后一个第一寄存器的输入端相连、第二移位寄存器的输出端与后一个第二移位寄存器输入端相连；选择器组，所述选择器组包括n个选择器，所述选择器包括第一输入端、第二输入端和选择信号输入端，所述选择信号输入端用于获取选择时钟信号；并行输出寄存器组，所述并行输出寄存器组包括n个输出寄存器；所述第1至第移位寄存器组的第一寄存器输出端与所述选择器组中的选择器的第一输入端相连、第二寄存器输出端与所述选择器的第二输入端相连；其中所述第二至第移位寄存器组的第一寄存器输出端还与所述选择器的第二输入端相连、第二输出端还与所述选择器的第一输入端相连；并且每一个选择器只与一个移位寄存器组相连，且所述选择器的一个输入端与第一寄存器输出端相连，另一个输入端与第二寄存器输出端相连。