发明名称 | 一种SOI体电阻建模方法 | ||
摘要 | 本发明公开了一种SOI体电阻建模方法,该方法包括:步骤1:计算中性体区横截面面积;步骤2:根据中性体区横截面面积建立SOI体电阻初步模型;步骤3:对SOI体电阻初步模型进行优化,形成最终的SOI体电阻模型。利用本发明,实现了对体电阻的精确计算,体现了电压偏置对体电阻的影响,使得器件的模拟更加准确,从而确保电路的模拟结果更加可靠。 | ||
申请公布号 | CN102298655B | 申请公布日期 | 2014.05.14 |
申请号 | CN201010217274.8 | 申请日期 | 2010.06.23 |
申请人 | 中国科学院微电子研究所 | 发明人 | 卜建辉;毕津顺;韩郑生 |
分类号 | G06F17/50(2006.01)I | 主分类号 | G06F17/50(2006.01)I |
代理机构 | 中科专利商标代理有限责任公司 11021 | 代理人 | 周国城 |
主权项 | 一种SOI体电阻建模方法,其特征在于,该方法包括:步骤1:计算中性体区横截面面积;步骤2:根据中性体区横截面面积建立SOI体电阻初步模型;步骤3:对SOI体电阻初步模型进行优化,形成最终的SOI体电阻模型;其中,所述步骤1包括:先计算不同偏置下耗尽区的宽度Xdf、Xdb、a1和a2,然后根据公式S1=(Dldd‑Xdf)×(l‑a1‑a2‑2ol)和S2=(tsi‑Dldd‑Xdb)×(l+l‑a1‑a2)/2计算中性体区横截面面积S=S1+S2,其中Xdf为正界面的耗尽层宽度,Xdb为背界面的耗尽层宽度,ol为交叠长度,l为器件沟道长度,a1和a2分别为源体pn结合漏体pn结在体区的耗尽层宽度,Dldd为LDD结构的深度,a1、a2、Xdf、Xdb都和电压偏置相关。 | ||
地址 | 100029 北京市朝阳区北土城西路3号 |