发明名称 半导体器件的制造方法
摘要 本发明涉及半导体器件的制造方法。提供一种生产率高且能改善自掺杂与对准标记形状的破坏之间的权衡关系的半导体器件的制造方法。使用多层外延技术在砷掺杂衬底的Si{100}主表面上依次生长第一至第六外延层。第一至第六外延层的外延生长条件如下:在大气压力下进行、且外延生长温度为1150℃到1180℃,外延生长速度为2.2μm/分钟至2.6μm/分钟。底表面为Si{100}面的具有凹陷形状的对准标记形成在砷掺杂衬底中,且每次在砷掺杂衬底的主表面上生长第一至第六外延层之一时,通过使下层的对准标记上方的部分变形从而在最外层外延层中形成凹陷形状的对准标记。
申请公布号 CN103730338A 申请公布日期 2014.04.16
申请号 CN201310475759.0 申请日期 2013.10.12
申请人 富士电机株式会社 发明人 山口一哉
分类号 H01L21/027(2006.01)I;H01L21/205(2006.01)I 主分类号 H01L21/027(2006.01)I
代理机构 上海专利商标事务所有限公司 31100 代理人 俞丹
主权项 一种半导体器件的制造方法,包括:第一步骤,该第一步骤在掺杂有1.0×10<sup>19</sup>/cm<sup>3</sup>以上的砷的半导体衬底的一部分上形成第一对准标记;以及第二步骤,该第二步骤中,通过在所述半导体衬底的主表面上生长外延层、形成由所述外延层的位于所述第一对准标记上方的部分沿着第一对准标记变形而成的第二对准标记,其特征在于,在所述第二步骤中根据如下条件生长所述外延层:使用三氯硅烷作为原料气体在大气压力下进行,且外延生长温度为1150℃到1180℃,外延生长速度为2.2μm/分钟至2.6μm/分钟。
地址 日本神奈川县