一种集成电路版图连接错误的高效调试方法

摘要

本发明公开了一种集成电路版图连接错误的高效调试方法，属于半导体集成电路设计自动化领域，主要用于界面调试后端版图设计时的版图与原理图一致性检查(Layout versus Schematic)的错误结果。本发明提供了一种高效、直观的LVS图形化调试方法，它通过将通常的LVS错误文本信息转换成结构清晰，布局简单的逻辑电路图，并提供了更为易用有效地调试方法，从而能够帮助后端版图设计人员在LVS错误分析时减少迭代分析的次数，提高了错误分析效率，进而减少了版图设计成本。

主权项

本发明提供一种集成电路版图连接错误的高效调试方法，其特征在于：将集成电路版图与原理图(LVS)比较结果的文本信息转换成结构清晰的逻辑电路图，并基于逻辑电路图提供有效易用的操作方法调试LVS错误结果。