一种时间偏差选择电路

摘要

本发明属于时间测量技术领域，具体涉及一种时间偏差选择电路，该电路为应用于由两级时间数字转换器构成的时间测量电路。本发明时间偏差选择电路由选择信号发生器，延时模块和选通模块组成，选通模块采用两个完全相同的多选一线性选择器组成，其中一个选择器（MUX）为有效的选择器，另一选择器为伪选择器（D-MUX）。选择器（MUX）和伪选择器（D-MUX）输入同为合并输入{D，STOP}的延时输出{A，B}，以最小程度的引入传输延时的偏差。本发明时间偏差选择电路的结构简单、合理，可以实现有效的偏差选择，既实现了正确的偏差选通，又避免了引入过多的时间偏差，尤其是非线性偏差，有效克服了两级结构的TDC时间测量的技术难点。

主权项

一种时间偏差选择电路，由选择信号发生器，延时模块和选通模块组成，其特征在于：选通模块由两个完全相同的多选一线性选择器组成，一个选择器为有效的选择器（MUX），使选通D选择输出，其选择信号为选择信号发生器的输出SEL_signal，另一选择器为伪选择器（D‑MUX），只让参考信号STOP经过相同延时输出，其选择信号为常数Constant，选择器（MUX）和伪选择器（D‑MUX）输入同为合并输入{D，STOP}的延时输出{A，B}；选择信号发生器生成选通模块的选择信号，决定D中的D选通输出，采用verilog代码实现；延时模块使选择信号先于数据信号到达选通电路输入端。