| 主权项 |
1.一种用于在一单晶半导体层区下形成内埋氧化物区之方法包括:选择一单晶矽基材;在该基材之上表面上形成一选自包括Si1-xGex及(Si(1-x)Gex)aC1-a之第一磊晶层;该第一层具有第一氧化速率;在该第一层上形成一含矽之第二磊晶层,该第二层具有比该第一氧化速率为小之第二氧化速率;在该第二层上形成一罩幕;将该罩幕图案化以在该罩幕中形成开口;以及透过该罩幕开口氧化该第二层及该第一层,因而一氧化物区形成于含有部份该氧化物区在该第二层下取代部份该第一层之该第一及第二层之步骤。2.如申请专利范围第1项之方法,其中该氧化步骤系持续一段时间以形成含在该第二层下延伸一预定距离之该氧化物区之该部份之该氧化物区。3.如申请专利范围第2项之方法,更包括将两个罩幕开口位置分离以在该第二层下提供两个以一预定距离间隔开之该氧化物区之个别部份之步骤。4.如申请专利范围第1项之方法,其中该开口之一系沿一路径延伸以形成一罩幕形状。5.如申请专利范围第4项之方法,其中该罩幕形状系选自包括长方形、正方形及圆形。6.如申请专利范围第1项之方法,其中该开口系分别相对应于有效MOS元件之尺寸形成许多该罩幕外之长方形。7.如申请专利范围第6项之方法,其中该许多该罩幕外之长方形系1微米xl微米或更小。8.如申请专利范围第6项之方法,其中该氧化步骤系持续一段时间以在该长方形中央留下一该第一磊晶层未受氧化之有限区。9.如申请专利范围第8项之方法,更包括在该第二层形成源极与汲极区以在该第一磊晶层之该有限区上两极之间定义出一通道以避免FET之浮体效应之步骤。10.如申请专利范围第9项之方法,更包括在该通道上形成一闸极介电质及一闸极电极以形成一FET之步骤。11.如申请专利范围第8项之方法,更包括在该氧化物区上该源极与汲极区中形成欧姆接触离子植入、因而降低寄生结电容之步骤。12.如申请专利范围第1项之方法,其中该氧化步骤系包括在范围从700℃至800℃之一温度下湿热氧化。13.如申请专利范围第1项之方法,其中该氧化步骤包括在范围从650℃至800℃之一温度下高压氧化(HIPOX)。14.如申请专利范围第1项之方法,更包括移除由该氧化步骤形成之部份该氧化物之步骤。15.如申请专利范围第14项之方法,更包括实际移除由该氧化步骤形成之所有该氧化物之步骤。16.如申请专利范围第14项之方法,更包括在该移除步骤之后继续该氧化步骤之步骤。17.如申请专利范围第16项之方法,更包括重覆该移除及氧化步骤数次之步骤。18.如申请专利范围第1项之方法,其中形成一罩幕之该步骤系包括形成一氮化矽层之步骤。19.如申请专利范围第1项之方法,其中形成该第一磊晶层之该步骤系包括形成一分级组成层。20.如申请专利范围第19项之方法,其中形成该第一磊晶层之该步骤系包括形成一具有含比该第二层之晶格系数为大之晶格系数之上表面之层以在该第二层提供抗拉应变。21.如申请专利范围第1项之方法,其中形成该第一磊晶层之该步骤系包括成长该第一磊晶层直至其松弛至一比将形成之该第二磊晶层之晶格常数为大之晶格常数、因而当形成之该第二磊晶层会在抗拉应变之下以具有高电子及电洞移动率之步骤。22.如申请专利范围第1项之方法,其中该氧化步骤系持续一段时间以向下至该基材中而形成该氧化物区。23.如申请专利范围第1项之方法,更包括用硼掺杂该第一层区以提升氧化速率之步骤。24.如申请专利范围第1项之方法,其中该第一层在Ge组成上系分级的以提升氧化速率。25.一种用以形成一电子元件之结构,其中包括:一单晶矽基材;一在该基材之上表面上、选自包括Si1-xGex及(Si(1-x)Cex)aC1-a之第一磊晶层;一在该第一层上含矽之第二单晶层;以及间隔开之第一层及第二氧化物区,该等第一及第二氧化物区每一个延伸至在该第二层下之该第一区中。26.如申请专利范围第25项之结构,其中该第一及第二氧化物区系形成于该第一磊晶层及该第二单晶层中。27.如申请专利范围第25项之结构,其中该第一及第二氧化物区系在该第一层中间隔开范围从0.01至0.5微米。28.如申请专利范围第25项之结构,其中该第一及第二氧化物区系包围部份该第一层。29.如申请专利范围第28项之结构,其中该第一层之该包围部份系在其上表面上形成一选自包括长方形、正方形及圆形之形状。30.如申请专利范围第29项之结构,更包括许多该第一层之包围部份,每一个该第一层之包围部份系小于1微米x1微米。31.如申请专利范围第28项之结构,其中在该第一及第二氧化物区之间之该第二层系在该第一层之该包围部份下,并与其接触。32.如申请专利范围第25项之结构,其中该第一磊晶层系包括一Ge分级的组成层。33.如申请专利范围第25项之结构,其中该第一磊晶层系包括硼掺杂。34.如申请专利范围第25项之结构,其中该第二单晶层系由于该第一层上表面之晶格系数而在应变之下。35.如申请专利范围第25项之结构,其中该第一及第二氧化物区系经该第一层延伸至该基材中。36.如申请专利范围第25项之结构,更包括在该第一层内间隔开之源极与汲极区向下延伸至该第一及第二氧化物区之上表面,以分别在该第一层中定义出一通道。37.如申请专利范围第36项之结构,更包括在该通道上之一介电质及在该介电质上之一闸极电极以形成一场效应电晶体。38.如申请专利范围第37项之结构,更包括与延伸至该第一及第二氧化物区之该源极与波极欧姆接触。39.如申请专利范围第37项之结构,其中该通道系未歪曲变形。40.如申请专利范围第37项之结构,其中该第二层具有一Ge分级组成以晶格应变至该第一层中之该通道。41.如申请专利范围第31项之结构,其中该第一层系松弛的。42.如申请专利范围第37项之结构,其中该第一层系与该第一层相称的。43.如申请专利范围第37项之结构,更包括许多分别为n及p型之场效应电晶体。44.如申请专利范围第43项之结构,更包括互联接线以形成互补金属氧化物半导体(CMOS)电路。图式简单说明:第一图及第二图系说明实践本发明步骤之层状结构之横断面视图。第三图系在说明本发明之一具体实施例之氧化步骤后、沿第二图之线3-3之横断面视图。第四图系在不同温度及环境下矽氧化速率对硼浓度之图形。第五图系第三图中所示具体实施例之制造样品之TEM及第六图系说明许多FET's之本发明第二具体施例之横断面视图。第七图系说明移除在氧化步骤期间所形成氧化物之附加步骤之层状结构之横断面视图。第八图系说明一氧化附加步骤之横断面视图。 |
