基于时钟偏差规划算法的数字电路工作频率优化方法

摘要

本发明公开了一种基于时钟偏差规划算法的数字电路工作频率优化方法。所述优化方案包括路径优化潜力查找函数创建、可预估路径优化潜力的时钟偏差规划算法和关键路径重布局三个步骤。通过路径优化潜力查找函数可查找寄存器位置和其间路径优化潜力之间的关系；可预估路径优化潜力的时钟偏差规划算法在进行时钟偏差规划的同时通过路径优化潜力查找函数预支路径的优化潜力；关键路径重布局将被预支的优化潜力在物理设计中实现。实验结果表明：1)相比于只是用EDA流程的通用设计方案，本发明的优化方案可将设计性能提高8.8％-38.5％；2)方案迭代一次的时间与综合一次时间近似，迭代次数控制在3-4次，不会给芯片设计周期带来过大的负担。

主权项

一种基于时钟偏差规划算法的数字电路工作频率优化方法，其特征是包括步骤：1）创建路径优化潜力查找函数；2）可预估路径优化潜力的时钟偏差规划算法；3）关键路径重排布；这三个步骤构成的整体优化方案，作为点工具集成到通用电子设计自动化EDA流程中； 所述步骤1）中，路径优化潜力查找函数：记录了特定工艺下路径长度和路径优化潜力之间的保守关系，本路径优化潜力查找函数是由统计获得； 所述步骤2）中，可预估路径优化潜力的时钟偏差规划算法，是通过预支路径优化潜力的时钟偏差规化算法优化设计的工作频率；可预估路径优化潜力的时钟偏差规划算法包括回路分解算法和时钟偏差规划算法； 2.1）所述回路分解算法：通过关键路径查找函数查找关键路径的优化潜力，并通过预支潜力将关键路径转变为非关键路径，将关键路径图中的回路分解，得到的关键路径图表现为树状图； 2.2）所述时钟偏差规划算法：读入所述树状图，通过时钟偏差规划算法的策略将关键路径转变为非关键路径，得到关键路径重排布； 所述步骤3）的关键路径重排布，是读入步骤2.2）输出的待优化关键路径，采用结构化布局方案对物理设计进行重构，加强被预支优化潜力路径的物理约束，从而充分释放这部分路径的优化潜力。