任意维空域递推最小二乘算法的硬件实现的方法

摘要

本发明涉及任意维空域递推最小二乘算法的硬件实现的方法，包括a.将M维空域递推最小二乘算法的脉动结构划分为均具有输入和输出的边界处理单元、内部处理单元和乘积单元，其中M为自然数；b.根据步骤a划分出的三个处理单元，将M维空域递推最小二乘算法的脉动结构进行等效划分，得到将所述的三个处理单元归类后的拓扑结构；c.将所述的拓扑结构进行折叠处理，根据折叠算法得到折叠后各节点间的新延时的延时表；d.根据步骤c的新延时表得到折叠后的原理结构图。本发明的方法，能够在硬件结构中使用较少的乘法器和寄存器进行任意维空域递推最小二乘运算，有效解决了当算法中的维数变多后资源不够用的问题。

主权项

任意维空域递推最小二乘算法的硬件实现的方法，其特征包括：a.将M维空域递推最小二乘算法的脉动结构划分为均具有输入和输出的边界处理单元、内部处理单元和乘积处理单元，其中M为自然数；b.根据步骤a划分出的三个处理单元，将M维空域递推最小二乘算法的脉动结构进行等效划分，得到将所述的三个处理单元归类后的拓扑结构；c.将所述的拓扑结构进行折叠处理，根据折叠算法得到折叠后各节点间的新延时的延时表；d.根据步骤c的新延时表得到折叠后的原理结构图。